LogiCORE Viterbi解码器 – 发行说明和已知问题

问题描述

本答复记录包含CORE Generator LogiCORE Viterbi解码器的发行说明和已知问题列表。

• 新功能
• 支持的器件
• 已解决的问题
• 已知的问题

LogiCORE Viterbi解码器休息室： http ： //www.xilinx.com/products/ipcenter/Viterbi_Decoder.htm

解决/修复方法

一般LogiCORE Viterbi解码器问题

• 如果我的输入数据非常规律且我没有看到预期的误码率，我该怎么办？请参阅（Xilinx答复22374） 。
• 如何计算以各种配置运行的LogiCORE Viterbi解码器的数据速率？请参阅（Xilinx答复22641） 。

LogiCORE Viterbi解码器v8.0

• ISE 13.4中的初始版本

新功能

• ISE 13.4软件支持
• AXI接口

支持的器件

• ZYNQ-7000 *
• Virtex-7 XC XT / HT / T.
• Virtex-7 -2L XC XT / T.
• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Kintex-7 XC
• Kintex-7 -2L XC
• Artix-7 XC
• Spartan-6 XC LX / LXT
• Spartan-6 XA
• Spartan-6 XQ LX / LXT
• Spartan-6 -1L XQ LX
• Spartan-6 -1L XC LX

已解决的问题

• 没有

已知的问题

• 没有

LogiCORE Viterbi Decoder v7.0

• ISE 11.2中的初始版本

新功能

• ISE 11.2软件支持
• Virtex-6和Spartan-6 FPGA支持
• 删除了异步复位输入
• 删除了Virtex-5 FPGA的速度选项

已解决的问题

• CR442529：在Virtex-5器件上实例化两个Viterbi解码器时，设计失败
• 打包时命名冲突导致映射器失败。

已知的问题

• CR 580351 – 为什么我无法更改IP CORE Generator 12.3的GUI中的回溯长度？请参阅（Xilinx答复38797） 。

LogiCORE Viterbi解码器v6.2

• ISE 9.2i IP Update 2中的初始版本

新功能

• ISE 9.2i软件支持

已解决的问题

• CR442529：在Virtex-5器件上实例化两个Viterbi解码器时，设计失败
  • 打包时命名冲突导致映射器失败
• 在Virtex-5上具有最佳状态的BER性能
  • 最佳状态选择不是最佳选择
• CR449260：数据包选项
  • 数据包启动信号的延迟不正确

已知的问题

• 如何将软编码的数据格式扩展到Viterbi数据表的表1中列出的三位之外？请参阅（Xilinx答复29940） 。
• 为什么仿真中的延迟与数据表中的延迟方程无关？请参阅（Xilinx答复31263） 。
• 如何确定核心的延迟？请参阅（Xilinx答复31275） 。

LogiCORE Viterbi解码器v6.1

• ISE 9.1i IP Update 3中的初始版本

新功能

• 支持添加：
  • Spartan-3A DSP
  • ISE 9.1i

Bug修复

• CR 431791：对于约束长度9，在高SNR时BER性能不是最佳的; BER图显示错误底限
• CR 435735：在串行模式下，如果ND信号不是周期性的，则Viterbi Decoder v6.0无法正常工作

已知的问题