如何使用XCGIOFF强制IOB触发器和CLB触发器？（XC4000，斯巴达，斯巴达XL）

描述

关键词：SypLIPIZE、Verilog、VHDL、Sypple、VITEX、SPARTAN2、VerTEXE、VerTEX-E

紧迫性：标准

一般描述：
如何在XC4000、斯巴达、斯巴达XL中使用XCGIOFF来强制IOB触发器与CLB触发器？

CLB触发器是被推到IOB的一个很好的候选对象，
在下列情况下概述
（Xilinx解决方案2207）.

对于XC4000 /斯巴达/斯巴达XL器件，Simul化默认情况下将触发器合并到IOB中。
若要关闭此特性，请将XCGIOFF设置为false，如下所示。

您可以选择允许Xilinx联盟软件合并。
触发器进入IOB的“映射-PR”选项。

注：SypRy5.5.1和更老的不推断IOB触发器的ViTex/ViTeX-E和斯巴达II器件。
为了解决这个问题，使用“映射-PR”选项或“IOB=真”
UCF文件中的约束。

解决方案

一

SDC
—

您可以指定禁用触发器到IOB中的推送。
在SDC文件中。

PrimeApple & No.XcIIOFF 0

默认值为1（启用）。

全局禁用触发器到IOB中的推送
整体设计。

DexEnGualAlx属性XCGIOFF 0

二

Verilog
—–

模块示例（RST、CLK、ENB、A、B、QOU-OUT）；
输入RST，CLK，ENB，A，B；
输出QOUT/*综合XCGIOFF＝0 */；

雷格；
钢丝绳；

指定DIN＝A和B；

//具有异步复位和时钟允许的触发器
总是@（POST RST或POSEDGE CLK）
如果（RST）
qyOUT和lt＝1’b0；
否则如果（eNB）
qyOUT & lt；＝din in；

终端模块

三

VHDL语言
—-

库IEEE；
使用IEEE.STDYLogiCy1164
所有的；

实体示例是
端口（RST，CLK，eNB，A，B：在STDYLogic中；
QXOUT：输出STDYLogic；
QXOUT属性XCGIOFF：信号为假；
结束示例；

建筑Xilinx的例子是

信号DIN：STDYLogic；

开始

A和B；

具有异步复位和时钟使能的触发器
进程（eNB，RST，CLK）
开始
如果（RST＝‘1’）
qyOUT & lt；＝“0”；
然后，ELSIF RISIGIN EDGE（CLK）
如果（eNB＝‘1’）然后
qyOUT & lt；＝din in；
如果结束；
如果结束；
结束过程；

末端Xilinx；