10.1时序分析器 – “警告:时序:3158  –  DCM,%s,属性CLK_FEEDBACK设置为NONE。”-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序分析器 – “警告:时序:3158 – DCM,%s,属性CLK_FEEDBACK设置为NONE。”

问题描述

我没有设置DCM的FEEDBACK属性。报告如下警告:

“警告:时序:3158 – DCM,%s,属性CLK_FEEDBACK设置为NONE。此DCM的输入和输出时钟之间不存在相位关系。必须使用FROM / TO约束约束这些时钟域之间的数据路径。 “

解决/修复方法

反馈时钟(CLKFB)输入引脚向DCM提供参考或反馈信号,以对时钟输出进行延迟补偿,并将其与时钟输入对齐。当CLKFB引脚连接时,所有时钟输出将被调整为CLKIN。未连接CLKFB引脚时,DCM时钟输出不会偏斜至CLKIN。但是,保留了所有输出时钟之间的相对相位关系。因此,如果存在跨越CLKIN的域和任何DCM输出时钟的任何数据路径,则需要添加FROM TO约束来覆盖该路径。

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