Virtex-4 / -II Pro Aurora v2.8  –  9.2 IP更新2的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

Virtex-4 / -II Pro Aurora v2.8 – 9.2 IP更新2的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于9.2 IP2版本的Virtex-4和Virtex-II Pro Aurora v2.8,包含以下信息:

– 新功能

– 此版本中固定的总线

– 已知的问题

解决/修复方法

发行说明

– 可以从Xilinx CORE Generator工具将ChipScope Pro内核添加到Aurora内核。

– Aurora Core已得到增强,包括基于计时器的Simplex模式。此单工模式不依赖于边带信号。

在v2.8中修复了错误

– LANE_INIT_SM具有到同步状态机的异步输入。

– GT11_INIT具有到同步状态机的异步输入。

– LogiCORE Aurora 2.6文档(UG061)。

– 时钟域交叉处理不当导致通道无法启动。

– 从ModelSim“do”文件中删除MTI_LIBS变量设置。

– 在GUI中增强Aurora Wizard MGT选择。

已知的问题

– LX220T和LX85T参考设计在发布时未添加到向导中。要定位这些器件,请将CORE Generator项目选项更改为其他器件,并在生成的UCF文件中手动调整GTP位置。

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