10.1时序分析器 – “警告:时序:3328  – 时序约束”%s“未通过%s%s对输出时钟%s的最小周期检查”-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序分析器 – “警告:时序:3328 – 时序约束”%s“未通过%s%s对输出时钟%s的最小周期检查”

问题描述

时间报告中报告了以下警告:

警告:时序:3327 – 时序约束“TS_SysClk_P = PERIOD TIMEGRP”SysClk_P“125 MHz HIGH 50%INPUT_JITTER 0.2 ns;”未通过输入时钟SysClk_CLKIN到DCM_ADV DCM_instance的最小周期检查,因为周期约束值(8000 ps)小于最小内部周期限制8332 ps。请增加约束的周期以消除此计时故障。

警告:时序:3328 – 时序约束“TS_SysClk_P = PERIOD TIMEGRP”SysClk_P“125 MHz HIGH 50%INPUT_JITTER 0.2 ns;”未能通过DCM_ADV DCM_instance检查输入时钟SysClk_CLK0的最小周期,因为周期约束值(8000 ps)小于最小内部周期限制8332 ps。请增加约束的周期以消除此计时故障。

解决/修复方法

此问题是由不正确的输入时钟周期约束引起的,该约束大于DCM工作模式的最大频率。

它也可能由DCM工作模式的错误设置引起。

要解决此问题,请更正工作模式或更改约束值。

请登录后发表评论

    没有回复内容