9.2.02i BitGen  – 在9.2.02i中使用-g Security:Level2设置创建的Virtex-5比特流将不会通过启动序列,即使DONE变为高-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2.02i BitGen – 在9.2.02i中使用-g Security:Level2设置创建的Virtex-5比特流将不会通过启动序列,即使DONE变为高

问题描述

使用9.2.02i中的-g Security:Level2设置创建的Virtex-5比特流将不会通过启动序列,即使DONE变为高电平也是如此。对于Project Navigator用户,相当于-g Security:Level2设置是“禁用回读和重新配置”的“安全”属性设置。 “安全”属性可以在“生成编程文件”过程属性的“回读选项”页面上找到。

其他比特流安全值:-g安全性:无和-g安全性:级别1不会出现此问题。它们分别等同于Project Navigator用户的“None”和“Disable Readback”值。

解决/修复方法

此问题已在软件的sp3中修复。

如果安全设置与Virtex-5器件一起使用,请使用9.2.03i或更高版本。

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