LogiCORE IP级联集成商梳状编译器(CIC编译器) – 发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP级联集成商梳状编译器(CIC编译器) – 发行说明和已知问题

问题描述

  • 一般信息
  • 支持的器件
  • 新功能
  • 已解决的问题
  • 已知的问题

(Xilinx答复29185)

解决/修复方法

LogiCORE IP CIC编译器v2.0 新功能

  • ISE 12.1软件支持
  • 支持采用ISE 12.1软件的Virtex-6Q和Spartan-6Q器件
  • 支持CIC Compiler v1.1,v1.2和v1.3的自动核心更新

已解决的问题

已知的问题

  • 没有

LogiCORE IP CIC编译器v1.3 新功能

  • ISE 11.3软件支持
  • 增加了Virtex-6和Spartan-6器件支持
  • 用于多通道实现的输入和输出流接口
  • 核心过采样时的资源共享
  • 添加了功能以指定硬件过采样规范作为采样周期
  • 支持CIC Compiler v1.1和CIC Compiler v1.2的自动核心更新

已解决的问题

已知的问题

  • (Xilinx答复33464) – CR 532603 – 行为模型可以发出无效错误,因为检查RATE端口是否在GUI中指定的有效范围内
  • (Xilinx答复33530) – 为什么我的CIC编译器模块的输出在HDL仿真中始终是未定义的Xs或在System Generator中是NAN?
  • (Xilinx答复33538) – 为什么安装此核心的数据表会说“XILINX CONFIDENTIAL – INTERNAL”?
  • (Xilinx答复33573) – 当使用可编程速率变化时,为什么输出宽度小于预期?
  • (Xilinx答复33733) – 为什么在将速率变化应用于可编程速率CIC后,CIC会不断溢出?

LogiCORE IP CIC编译器v1.2 已解决的问题

  • CR 449712使用NC-Sim仿真CIC内插器滤波器的不匹配

已知的问题

  • 在实现可编程速率滤波器时,在不使用SCLR时,我在行为仿真中获得了错误的结果。请参阅(Xilinx答复30280)
  • 为什么我会在PAR后仿真中看到与行为相比的不同行为?当我使用ND和CE信号输入输入采样率时,为什么会收到不正确的结果?请参阅(Xilinx答复31456)
  • 为什么在RDY输出较低的情况下,在行为仿真期间接收X?请参阅(Xilinx答复30280)
  • 为什么在将速率变化应用于可编程速率CIC后,CIC会不断溢出? (Xilinx答复33733)

LogiCORE IP CIC编译器v1.1 新功能

  • ISE 10.1软件支持。

已解决的问题

  • CR 453918 – 具有高速率变化的抽取滤波器的长核生成时间
  • CR 442008 – GUI中缺少延迟和资源估计值
  • CR 442008 – GUI频率响应分析中衰减的缩放比例不正确

已知的问题

  • 在实现可编程速率滤波器时,在不使用SCLR时,我在行为仿真中获得了错误的结果。请参阅(Xilinx答复30280)
  • 当使用ISE Simulator或NC-Sim与CIC编译器,DDS编译器或Sine Cosine LUT IP时,为什么行为仿真和翻译后仿真之间存在不匹配?请参阅(Xilinx答复30626)
  • 为什么在将速率变化应用于可编程速率CIC后,CIC会不断溢出? (Xilinx答复33733)

一般信息

LogiCORE IP CIC编译器v1.0 新功能

  • 没有

已解决的问题

  • 没有

已知的问题

一般信息

较旧的CIC滤波器内核 Cascaded Integrator Comb Filter v3.0

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