Virtex-5 PLL时钟向导和仿真 – DCM2PLL或PLL2DCM设置中的PLL和DCM复位

问题描述

9.2i Service Pack 3架构向导在DCM2PLL和PLL2DCM模式下将DCM和PLL的复位信号连接在一起。为什么此复位连接的仿真错误？复位连接究竟应该是什么？

解决/修复方法

在9.2i Service Pack 3和以前的软件中，架构向导和软件实现工具将DCM和PLL的复位在DCM2PLL和PLL2DCM模式下组合在一起。这会导致仿真错误，因为工具希望第二个元件的复位与第一个元件的反相锁定信号相关联，如（Xilinx答复18181）中所述 。

解决方法A：

如果要求仿真成功通过，请修改体系结构向导的输出以更改链中第二个组件的重置结构。

例如，在PLL2DCM模式下，不要将PLL和DCM的复位连接在HDL代码中，而是执行以下操作：

1.仅将用户复位绑定到PLL。

2.使用PLL的反向LOCKED信号驱动DCM的复位，包括SRL模块，该模块强制复位保持DCM CLKIN的至少三个有效时钟周期。请参阅（Xilinx答复18181） 。

3.将DCM锁定信号连接到模块的锁定输出信号。

修改体系结构向导输出需要从设计中删除“XAW”模块，并将体系结构向导生成的HDL代码插入到用户设计中。

解决方法B：

如果在使用ISE 9.2i Service Pack 3软件创建设计时不需要仿真验证，则PLL2DCM或DCM2PLL的复位部分将在硬件中正常运行。当DCM和PLL的复位信号连接在一起时，链中的第二个组件将自动等待第一个组件锁定，然后再开始自己的锁定周期。

解决方案C：

对于ISE 9.2i Service Pack 4，将提供战术补丁，以便架构向导将PLL和DCM的重置联系起来，使仿真不会出错并反映硬件中的正确功能。有关补丁可用性的更多信息，请联系Xilinx技术支持。

此问题也将在软件的下一个主要版本中修复。