14.x发布说明，时序分析器 – PCF中的约束顺序可以产生不同的时序分析

问题描述

我注意到，如果PCF中的约束顺序发生变化，我的时序分析会给出不同的结果。当我通过BUFGMUX复用我的时钟时，这种情况可能会根据PCF中约束的顺序发生。

如何确保在每个实施周期中获得相同的时序分析？

解决/修复方法

类似路径的类似约束的基本优先级基于PCF中的顺序。较高优先级的约束稍后在PCF中。最后的约束可能并不总是最关键的约束。

类似的约束可以对它们施加PRIORITY约束，以强制计时工具使用用户定义的优先级。在定义约束或指定约束的优先级时，在UCF中使用PRIORITY关键字。这适用于多路复用时钟，但不适用于由PLL / DCM / DLL组件派生的时钟，因为约束是自动生成的。

由于DCM / PLL / DLL组件自动生成的约束不允许使用PRIORITY约束，因此建议采用以下解决方法：

1.您可以在DLL / PLL / DCM组件的每个输出上添加PERIOD约束，而不是在输入上添加。然后，您可以确定优先级。

2.修改PCF以重新排序约束。这样做的缺点是每次重新实现设计时都会重新生成PCF。如果将这些约束放在SCHEMATIC START / END注释之外，则仅在运行“清理”项目文件时才会删除约束。

有关时序约束的更多详细信息，请参阅时序约束用户指南： http ： //www.xilinx.com/support/documentation/sw_manuals/xilinx14_1/ug612.pdf