LogiCORE快速傅里叶变换（FFT） – 发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE快速傅里叶变换（FFT） – 发行说明和已知问题

Altera_wiki等级-LV1-ChipDebug6年前发布
410

问题描述

此答复记录包含CORE Generator LogiCORE IP快速傅里叶变换（FFT）内核的发行说明和已知问题列表。针对每个版本的核心列出以下信息：

  • 新功能
  • 已解决的问题
  • 已知的问题

LogiCORE快速傅里叶变换休息室： http ： //www.xilinx.com/products/ipcenter/FFT.htm 此FFT取代了之前发布的所有Xilinx FFT内核。

解决/修复方法

一般LogiCORE快速傅里叶变换（FFT）问题

LogiCORE快速傅里叶变换（FFT）v8.0

新功能

  • ISE 12.3工具支持
  • AXI4-Streaming接口

已解决的问题

  • 没有

已知问题（ISE）

  • 没有
已知问题（Vivado）
  • （Xilinx答复50907） Vivado仿真 – 如何在集成的ModelSim仿真流程中使用-novopt？
  • （Xilinx答复50909） 2012.2 Vivado仿真器 – 当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？
  • （Xilinx答复50877）为什么在使用带有浮点接口的FFT时会出现错误，并在使用ModelSim 10.1a的Vivado仿真流程中进行仿真？
  • （Xilinx答复53465） 2012.4 Vivado仿真器 – 为什么我的DSP数字通信核心无法仿真错误错误：无法找到设计工作<核心名称>？

LogiCORE快速傅里叶变换（FFT）v7.1

ISE Design Suite 12.1中的初始版本。 新功能

  • ISE 12.1软件支持

已解决的问题

已知的问题

  • 没有

LogiCORE快速傅里叶变换（FFT）v7.0

ISE 11.2设计工具的初始版本。

新功能

  • ISE 11.2软件支持
  • 支持Virtex-6和Spartan-6器件
  • 选择使用LUT构建复数乘数
  • 可配置的输入数据时序（无偏移/三个时钟周期偏移

Bug修复

  • CR479713 Radix-4的资源计数可能错误2倍。
  • CR493695，CR504822 C模型选项卡中的Weblink具有无效的URL。
  • CR503204：单击URL后，文本将消失，并显示空白页面，直到重新打开GUI。
  • 症状：在特征表（表7,8,9）的“测试”部分中，条目5到16不正确。
  • CR517653 Radix-4，Radix-2和Radix-2 Lite的文档没有说明它们支持的输入格式。
  • CR500087数据表缺少复杂乘法后发生的简单回合的信息。
  • CR500986 FFT v6.0在Virtex-4特殊（Q，QR）系列下失败。
  • CR492572 C型号挂起一些浮点测试用例。
  • CR492647 C型号用户指南适用于Linux的说明不正确。
  • CR492205 C型号用户指南未提及输入和输出数据的排序

已知的问题

  • （Xilinx答复32405） LogiCORE快速傅立叶变换（FFT） – 在哪里可以下载旧版本的FFT C模型？
  • （Xilinx答复35366） LogiCORE快速傅立叶变换（FFT）v7.0 – 如果我使用Spartan-6器件，为什么会出现关于BRAM的MAP错误？

LogiCORE快速傅里叶变换（FFT）v6.0

ISE 10.1 IP Update 3中的初始版本。

新功能

  • ISE 10.1软件支持
  • 将数据和相位因子精度提高到34位
  • 在流水线，流式I / O架构中添加了对Block Floating Point的支持
  • IEEE单精度浮点支持

已解决的问题

  • CR451474 FFT数据表错误地指出C_CHANNELS是C模型所需的通用症状： C_CHANNELS泛型存在于泛型表中，但不是必需的
  • CR451971有限字长度注意事项应更详细地描述输出宽度公式症状：缺少信息
  • CR455207 FFT 5.0 – 如果实现是自动选择，则第3页中的一个选项始终显示灰色症状：使用自动选择架构选项并且所选实现为流水线，流式I / O时，使用Block RAM的级数为灰色且显示红色零点解决方法：直接选择流水线，流式I / O架构，而不是使用自动选择
  • CR470372 FFT v5.0 – 未记录控制逻辑优先级症状：未记录CE / SCLR优先级
  • CR476344数据手册没有时钟使能使用信息症状：时钟使能行为（真正暂停或仅停止部分内核）
  • CR471437复位后多通道Radix-2测试用例的仿真不匹配症状：输出数据帧与C模型输出的损坏
  • CR474735请求添加有关蝶形阶段之间溢出处理的详细信息症状：数据表未讨论溢出后的数据状态
  • CR473116 FFT v5.0 – 收敛舍入的数据表描述不正确症状：核心使用的舍入方案与数据表描述不匹配
  • CR471439 Virtex-5和Virtex-4性能表中的点大小值不正确症状： CT扫描仪点大小条目15和16的数据错误

已知的问题

LogiCORE快速傅里叶变换（FFT）v5.0

ISE 9.2i IP Update 2中的初始版本

新功能

  • ISE 9.2i软件支持
  • 定点Bit-True C模型
  • 用于OFDM系统的可编程循环前缀插入
  • 减少用于流式FFT的自然顺序输出的内存
  • Radix-2环路引擎和Radix-4环路引擎的多通道支持
  • 多通道模式下每个通道的FWD / INV控制
  • CORE Generator GUI中的延迟反馈
  • 改善了时钟频率和资源使用

已解决的问题

  • CR437634流式架构中3-DSP复杂多路数据相关故障
  • CR436649 FFT GUI应该提到块RAM计数是以18K块RAM为单位的
  • CR434883选择多通道FFT时，最大吞吐量值/限制应该会改变
  • CR434679 Spartan-3A DSP DSP48A蝶形可以实现48位增加，但目前没有
  • CR434515基于DSP48A的52×18复数乘法器是不可布线的
  • CR434329 OVFLO流式架构不匹配
  • CR434202非常大的基于Virtex-4的FFT在MAP中失败，因为XST在块RAM WE线上添加了缓冲区
  • CR431156 FFT v4.0 – 将未使用的逻辑连接到高/低的选项
  • CR437828 FFT – 请求能够为“自然顺序”缓冲指定存储器类型
  • CR440845 FFT v4.1 – 请求添加链接到数据表的综合和仿真指南
  • CR437975大FFT需要大量内存

已知的问题

  • （Xilinx答复24318）为什么快速傅立叶变换核心需要很长时间才能产生？
  • （Xilinx答复29555）为什么在针对Spartan-3A DSP器件时PAR中具有大复数乘法器的FFT会失败？
  • （Xilinx答复29556）为什么在实现具有更大乘法器的Virtex-5流式架构时会收到9.2.03i PAR分段故障？
  • （Xilinx答复20307）针对Virtex-II，Virtex-II Pro或Spartan-3器件时的放置问题。
  • （Xilinx答复23247）为什么流水线流I / O xFFT架构的输出结果不对称？或者为什么我看到Radix 2最小资源实现和流水线流I / O FFT实现之间的差异？
  • （Xilinx答复29563）为什么数据表中提到C模型使用C_CHANNELS泛型？
  • （Xilinx答复29848）为什么在多个文件中声明xfft_v5_0_bitacc_cmodel.h会导致C模型编译的链接阶段出错？
  • （Xilinx答复29858）当第1页的实施选项设置为自动时，为什么GUI第3页的“使用Block RAM的阶段数”选项显示为灰色？
  • （Xilinx答复29984）当使用其中一种突发架构时，为什么FFT v5.0位的输出与FFT v3.2，v4.0或v4.1的输出不同？
  • （Xilinx答复30093）为什么FFT C-Model mex函数在我的MATLAB版本中出错？
  • （Xilinx答复30108）为什么数据表的性能和利用率数据似乎低于以前的版本？
  • （Xilinx答复30937）为什么收敛四舍五入的描述似乎与收敛舍入（round-to-even）的传统实现相反？
  • （Xilinx答复31154）如何使用C模型扩展计划，或者为什么在设置扩展时收到有关Radix-4，Burst I / O或流水线，流I / O架构最后阶段的错误时间表？
  • （Xilinx答复32002）如何为FFT处理蝶形级之间的舍入？
  • （Xilinx答复32391）使用C模型时，为了仿真具有收敛舍入的流水线流FFT，为什么我会看到：“错误：c_model：to_hex：输入值1超出范围-1到<+1>”？

LogiCORE快速傅里叶变换（FFT）v4.1 rev1

ISE 9.1i IP Update 2中的初始版本

新功能

  • 增加了Spartan-3A DSP支持

已解决的问题

  • 与v4.1相同

已知的问题

  • 与v4.1相同

LogiCORE快速傅里叶变换（FFT）v4.1

ISE 9.1i IP Update 1中的初始版本

新功能

  • N / A

Bug修复

  • CR430617：使用BFP时Radix-2-Lite架构数据不匹配
  • CR430722：使用52×18复数乘法器配置时输出数据不匹配
  • CR430131：具有自然顺序输出的突发I / O解决方案的时序图具有误导性
  • CR430302：FFT v4.0数据表有一些不正确的性能和资源利用率数据
  • CR429986：数据表中的小错误
  • CR429769：生成核心时报告异常

已知的问题

  • （Xilinx答复24317）为什么FIR编译器，浮点运算符和快速傅里叶变换在尝试在Solaris上进行自定义时会出错？
  • （Xilinx答复24318）为什么快速傅立叶变换核心需要很长时间才能产生？
  • （Xilinx答复20307）针对Virtex-II，Virtex-II Pro或Spartan-3器件时的放置问题。
  • （Xilinx答复24437）为什么在针对Virtex-II / -II Pro，Spartan-3 / -3E / -3A时，乘法器的使用总是为零？
  • （Xilinx答复29237）为什么在转换边缘附近看到槽测试的信噪比降低？
  • （Xilinx答复23247）为什么流水线流I / O xFFT架构的输出结果不对称？或者为什么我看到Radix-2最小资源实现和流水线流I / O FFT实现之间的差异？
  • （Xilinx答复29555）为什么在针对Spartan-3A DSP器件时PAR中具有大复数乘法器的FFT会失败？
  • （Xilinx答复29556）为什么在实现具有更大乘法器的Virtex-5流式架构时会收到9.2.03i PAR分段故障？
  • （Xilinx答复29560）为什么在我的64点或128点FFT中发生溢出时溢出标志不会置位？
  • （Xilinx答复30937）为什么收敛四舍五入的描述似乎与收敛舍入（round-to-even）的传统实现相反？

LogiCORE快速傅里叶变换（FFT）v4.0

ISE 8.2i IP Update 3中的初始版本。

新功能

  • 支持Virtex-5FPGA
  • 增加了Radix-2-lite架构，提供最低资源的解决方案
  • 为Radix-2-lite架构增加了多通道支持
  • 消除START和UNLOAD信号的锁存行为
  • 新的数据驱动的GUI

Bug修复

  • CR 325636 – 双重复位事件后帧无效
  • CR 332201 – 由于多源信号而无法生成内核

已知的问题

  • （Xilinx答复24317）为什么FIR编译器，浮点运算符和快速傅里叶变换在尝试在Solaris上进行自定义时会出错？
  • （Xilinx答复24318）为什么快速傅立叶变换核心需要很长时间才能产生？
  • （Xilinx答复20307）针对Virtex-II，Virtex-II Pro或Spartan-3器件时的放置问题。
  • （Xilinx答复24437）为什么在针对Virtex-II / -II Pro，Spartan-3 / -3E / -3A时，乘法器的使用总是为零？
  • （Xilinx答复24463）当我使用带有浮点选项的Radix-2 Lite实现时，为什么我的结果出错了？
  • （Xilinx答复29427）当我仿真点大小大于1024的非缩放FFT时，为什么看到输出不正确？我选择了复数乘法器优化速度选项？
  • （Xilinx答复23247）为什么流水线流I / O xFFT架构的输出结果不对称？或者为什么我看到Radix-2最小资源实现和流水线流I / O FFT实现之间的差异？
  • （Xilinx答复29451）为什么我无法获得数据表中列出的某些架构的性能和面积数？
  • （Xilinx答复29560）为什么在我的64点或128点FFT中发生溢出时溢出标志不会置位？
  • （Xilinx答复30937）为什么收敛四舍五入的描述似乎与收敛舍入（round-to-even）的传统实现相反？

LogiCORE快速傅里叶变换（xFFT）v3.2 /补丁1

ISE 8.1i IP Update 1中的初始版本。

新功能

  • N / A

Bug修复

  • CR 220574：对于流水线流式I / O架构，溢出信号表示没有溢出的帧，在具有溢出的帧之前或之后（溢出污染下一帧或前一帧）
  • CR 220203：GUI显示DSP48计数的错误资源估计值
  • CR 220655：对于流水线型流线型I / O架构，核心在复位事件（SCLR置位或锁定新的NFFT值）后转储错误的输出数据。如果两个复位事件发生的间隔小于~40个CLK周期，则第二个复位可能不完整，并且内核可能会从不完整的输入帧开始生成输出值（DV = 1）

已知的问题

LogiCORE快速傅里叶变换（FFT）v3.2

ISE 7.1i IP Update 3中的初始版本。

新功能

  • 为Spartan-3EFPGA添加了支持
  • “使用Xtreme DSP切片优化速度”选项已添加到所有三种体系结构中。 Virtex-4 FPGA中的此选项可通过使用更多DSP48以更高的时钟速度运行内核。这提供了另一种在资源利用和性能之间进行权衡的方法。
  • 所有三种架构均可使用“位/数字反转顺序”或“自然顺序”输出。
  • “输入数据宽度”和“相位因子宽度”扩展为包括从8到24的所有值。
  • “运行时可配置变换长度”适用于所有三种体系结构。
  • “分布式RAM存储器选项”可用于Radix-4 Burst I / O的数据以及Radix-2最小资源。

Bug修复

  • CR 199541：使用Virtex-4时，Radix-4突发I / O的FFT输出结果不正确
  • CR 201500：这两种情况不会产生核心：
  • CR 201885：如果选择了Radix-4 Burst I / O或Radix-2 Minimum Resources，则在初始触发START后核心不会开始处理，除非首先声明SCLR
  • CR 207964：数据手册v3.1中的最大时钟速度数已在v3.2中得到纠正
  • CR 209462：VHDL和Verilog结构行为模型给出了错误的结果

已知的问题

LogiCORE快速傅里叶变换（FFT）v3.1

ISE 6.3i IP Update 4中的初始版本。

新功能

  • Virtex-4中的“使用XtremeDSP Slice优化速度”选项可以通过使用更多DSP48以更高的时钟速度运行内核。这为您提供了在资源利用率和性能之间进行权衡的额外选项。
  • 所有支持的FPGA系列的最大时钟速度都有所提高。

Bug修复

  • CR 199541 – 使用Virtex-4时，Radix-4突发I / O的FFT输出结果不正确
  • CR 201500 – 当输出宽度= 35位且相位因子宽度= 20或24位时，Core不会生成Radix-4 Burst I / O和Radix-2最小资源;当输出宽度> 35位时，对于流水线流I / O不会生成内核相位因子宽度= 20或24位
  • CR 201885 – 最初，除非首先声明SCLR，否则当START置位时，Radix-4 Burst I / O和Radix-2 Minimum Resources将不会开始处理

已知的问题

xFFT v3.1修补程序中解决的问题

LogiCORE快速傅里叶变换（FFT）v3.0

ISE 6.3i IP Update 2中的初始版本。

新功能

  • 为Virtex-4FPGA添加了支持
  • 新的流水线流I / O架构使用更少的内存
  • 点大小从8扩展到64k

Bug修复

  • N / A

已知的问题

LogiCORE快速傅里叶变换（FFT）v2.1

ISE 6.1i IP Update 1中的初始版本。

新功能

  • N / A

Bug修复

  • CR 177866：放置后由于进位链断裂导致的MAP警告
  • CR 178678：VHDL行为模型中的scale_sch宽度不正确
  • CR 175648,175644：错误报告溢出
  • CR 177048：Radix-4 Burst I / O的默认缩放计划不正确

已知的问题

LogiCORE快速傅里叶变换（FFT）v2.0 新功能

  • 支持Virtex-II，Virtex-II Pro和Spartan-3 FPGA
  • 支持从16到16384点的变换大小
  • 可选数据样本精度：8,12,16,20或24位
  • 可选择的相位因子精度：8,12,16,20或24位
  • 支持三种算术类型：
  • 为数据或相位因子存储指定Block RAM或分布式RAM的选项
  • 3种架构的选择为用户提供了在转换时间和核心尺寸之间进行权衡的能力
  • 所有与64-256-1024-Pt复合快速傅里叶变换相关的新特性对于这些核心来说也是新的，加上：

Bug修复

  • N / A

已知的问题

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