9.2 System Generator for DSP  – 为什么在生成包含FIR Compiler v3.1的设计时会出现“捕获的标准异常”错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2 System Generator for DSP – 为什么在生成包含FIR Compiler v3.1的设计时会出现“捕获的标准异常”错误?

问题描述

当我的设计包含具有对称系数的FIR编译器块时,在网表生成期间会发生“标准异常”错误。

解决/修复方法

如果超出FIR编译器支持的数据输入宽度或系数宽度,则会发生此错误。对于具有对称系数的滤波器,最大位宽比非对称系数小1,因为使用预加法器来利用对称性。

对于Virtex-4和Spartan-3A DSP,对称系数的最大数据位宽为17位。对于Virtex-5,具有对称系数的最大数据位宽为24位。

系数宽度不能超过18位。有关更多详细信息,请参考FIR编译器数据表。

此错误消息将在System Generator的未来版本中得到改进。

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