9.1i时序分析器 – 未考虑Spartan-3A乘法器的输入寄存器-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i时序分析器 – 未考虑Spartan-3A乘法器的输入寄存器

问题描述

以下推断的乘法器使用Spartan-3A器件产生不正确的时序结果

过程(clk)

开始

如果rising_edge(clk)那么

A_int <= A;

B_int <= B;

S_int <= A_int * B_int;

S <= S_int;

万一;

结束过程;

A_int,B_int和S_int放在HARDMULT内。

时序分析器不考虑输入寄存器。它知道的唯一时间是Tmsdck_P,而我们应该看到Tmsdck_A或Tmsdck_B。仅在针对Spartan-3A时才会发生这种情况。 Spartan-3E不存在这个问题。

解决/修复方法

这是一个已知问题,已在ISE 9.2.02i中修复。

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