LogiCORE块内存生成器 –  XCO参数在v2.5中已更改-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE块内存生成器 – XCO参数在v2.5中已更改

问题描述

对于Block Memory Generator v2.5及更高版本,XCO参数已更改。因此,如果您尝试使用v2.4 XCO文件或该文件的先前版本生成v2.5或更新的核心,则核心生成错误并失败。

从v2.4到v2.5,以下XCO参数已更改:

删除:

Register_Output_of_Memory_Primitives

Register_Output_of_Memory_Core

添加:

Register_PortA_Output_of_Memory_Primitives

Register_PortB_Output_of_Memory_Primitives

Register_PortA_Output_of_Memory_Core

Register_PortB_Output_of_Memory_Core

通常,注册RAM原语输出和核心输出的选项已重新定义到各个端口。以前,选项适用于两个端口;现在您可以控制各个端口。

解决/修复方法

要使用现有XCO文件从以前版本的块内存生成器内核迁移到Block Memory Generator v2.5或更新的Core,请使用以下三个选项之一。

选项1

如果您有来自Block Memory Generator v2.4的XCO文件,请使用CORE Generator升级功能。请参阅“CORE Generator帮助”中的“升级核心”部分:

http://toolbox.xilinx.com/docsan/xilinx92/help/iseguide/mergedProjects/coregen/coregen.htm

选项2

手动打开XCO文件并编辑以下行:

1. SELECT Block_Memory_Generator系列Xilinx,_Inc。 2.4(更改2.4到2.5或更高版本)

2. CSET register_output_of_memory_core = true(删除此行)

3. CSET register_output_of_memory_primitives = false(删除此行)

4. CSET register_porta_output_of_memory_core = true(添加此行并设置用于2的值。)

5. CSET register_portb_output_of_memory_core = true(添加此行并设置用于2的值。)

6. CSET register_porta_output_of_memory_primitives = false(添加此行并设置用于3的值。)

7. CSET register_portb_output_of_memory_primitives = false(添加此行并设置用于3的值。)

选项3

使用自定义GUI并设置选项,从头开始生成新核心。如果要重新生成多个块内存核心,这可能不是最佳解决方案。

注意:如果您有Block Memory Generator v1.1,2.1,2.2或2.3并且想要重新生成Block Memory Generator v2.5或更高版本,您可以按照Option2中的说明手动编辑XCO文件,并编辑此行:

SELECT Block_Memory_Generator系列Xilinx,_Inc。 2.1(更改2.1到2.4)

然后,使用CORE Generator Upgrade功能生成Block Memory Generator v2.5或更高版本(参见上面的选项1)。您也可以直接使用选项2,方法是将版本号从2.1更改为2.5或更新,然后删除/添加其他参数,如选项2中所述。

注意:如果您有传统的单端口或双端口块存储器内核并且想要重新生成Block Memory Generator v2.5,请使用以下位置提供的块存储器迁移工具包:

http://www.xilinx.com/ipcenter/blk_mem_gen/blk_mem_gen_migration_kit.htm

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