LogiCORE MOST NIC v1.2  – 在时序仿真期间可能会发生比较不匹配-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE MOST NIC v1.2 – 在时序仿真期间可能会发生比较不匹配

问题描述

比较时序仿真期间可能会发生不匹配。

解决/修复方法

此错误不是核心问题的结果。它取决于核心如何放置在具有大量未使用区域的器件中,例如测试平台。您可以通过将PERIOD_OPB_CLK和PERIOD_MOST_CLK的时钟周期设置为30000来解决此问题。

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