LogiCORE IP有限脉冲响应编译器（FIR编译器） – 发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP有限脉冲响应编译器（FIR编译器） – 发行说明和已知问题

Altera_wiki等级-LV1-ChipDebug6年前发布
570

问题描述

本答复记录包含CORE Generator软件LogiCORE IP FIR编译器的发行说明和已知问题列表。

  • 新功能
  • Bug修复
  • 已知的问题

LogiCORE IP FIR编译器休息室： http ： //www.xilinx.com/products/ipcenter/FIR_Compiler.htm

注意： FIR编译器取代了之前发布的所有Xilinx FIR内核，包括分布式算术FIR和MAC FIR。

解决/修复方法

LogiCORE IP FIR编译器一般问题

  • 此版本中添加了Virtex-6 FPGA低功耗部件的软件支持，但此IP尚不支持，无法从CORE Generator软件生成。要解决此问题，您可以将项目设置为针对等效的Virtex-6 LXT器件，该器件允许您生成在11.3中添加对Virtex-6低功耗部件的支持时可以重新生成的占位符IP。
  • 较长的生成时间：当使用大量系数集指定时，核心可能需要很长时间才能生成，大约为100.每组的系数数量和使用的计算机规格也会影响生成时间。
  • （Xilinx答复5366）用于从Xilinx DA FIR和MAC FIR滤波器的浮点系数转换为定点系数的信息。
  • 当我的系数是对称的时，我不能使用多列支持。

LogiCORE IP FIR编译器v6.3 ISE Design Suite 13.3中的初始版本。 支持的器件（ISE）

  • 所有7系列器件
  • 所有Virtex-6器件
  • 所有Spartan-6器件

支持的器件（Vivado）

  • 所有7系列器件

新功能

  • 正在进行的新器件支持。
  • 高级交错信道（可配置带宽支持）
  • 对列滤波器实现的多列支持
  • 重新引入希尔伯特变换，单速率半频带和插值滤波器
  • C模型

Bug修复

  • FIR Compiler v6.x – 选择Maximize_Dynamic_Range时，GUI可能会崩溃
  • FIR编译器v6.x – 重新加载端口允许在System Generator中使用布尔类型
  • （Xilinx答复40200） FIR编译器v6.x – GUI中的延迟信息与核心不匹配
  • （Xilinx答复40769） FIR编译器v6.x – 多列滤波器不会映射/放置
  • （Xilinx答复41707） FIR编译器v6.2 – 分数速率的输出是突发的而不是定期的
  • （Xilinx答复42305） FIR编译器v6.x – 模型和内核之间的事件I / F不匹配
  • （Xilinx答复42727） FIR编译器v6.2 – 多通道核心数据出现在错误的通道上。当使用多通道时，输出移位通道，通过2，奇数个对称系数进行插值，过采样率为3，并选择Block RAM用于存储器实现

已知问题（ISE）

  • 不支持的v5.0功能 – v6.3不支持以下功能：
    • 分布式算术
    • 多相滤波器组
  • 内存冲突错误 – Netlist或UniSim结构模型仿真可能会报告Block RAM内存冲突错误。当发生写操作且读写地址匹配时，Block RAM原语会发出这些错误。但是，读或写事件分别由读使能或写使能限定。

已知问题（Vivado）

  • 不支持的v5.0功能 – v6.3不支持以下功能：
    • 分布式算术
    • 多相滤波器组
  • （Xilinx答复52201）为什么在尝试使用2012.2 Vivado Synthesis进行综合时会出现应用程序错误？

LogiCORE IP FIR编译器v6.2

（Xilinx答复42260）中 提供了v6.2 Rev2补丁 。此修补程序旨在解决下面列出的问题（Xilinx答复42305）和（Xilinx答复42727） 。

ISE Design Suite 13.1中的初始版本。

支持的器件

  • Virtex-7 XT / -1L
  • Kintex-7 -1L
  • Virtex-6 XC CXT / LXT / SXT / HXT
  • Virtex-6 XQ LXT / SXT
  • Virtex-6 -1L XC LXT / SXT
  • Spartan-6 XC LX / LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX / LXT
  • Spartan-6 -1L XC LX

新功能

  • ISE 13.1软件支持
  • 包括具有AXI4-Stream接口的转置架构。
  • 可选的S_AXIS_DATA FIFO
    • 输入FIFO支持突发数据传输，但需要额外的资源。
  • 可选的数据向量重置
    • 选择ARESETn是否仅重置控制信号和数据矢量或控制信号。数据向量重置需要额外的资源。

Bug修复

  • CR 582524多相抽取，对称，单通道，每相输出不匹配1个抽头
  • CR 581746分数抽取，单通道BRAM数据存储器输出错误
  • CR 582443 RFD控制逻辑出错导致滤波器在比预期时间长一个时钟周期内处于非活动状态

已知的问题

  • 不支持的v5.0功能 – v6.1不支持以下功能：
    • 分布式算术和转置乘法累积架构。
    • 单速率滤波器的半带系数优化。 注意：此优化仍可用于速率更改过滤器。
    • 希尔伯特变换。
    • 内插滤波器。
    • 多相滤波器组。
  • 内存冲突错误 – Netlist或UniSim结构模型仿真可能会报告Block RAM内存冲突错误。当发生写操作时，这些错误由块RAM原语发出，并且读和写地址匹配。但是，读或写事件分别由读使能或写使能限定。在操作中，读取和写入事件不会同时发生在同一地址，因此功能不受这些明显冲突的影响。
  • （Xilinx答复40200）为什么我的核心仿真与CORE Generator接口中的延迟值不匹配？
  • （Xilinx答复40769）为什么我的多列FIR编译器实现无法布线？
  • （Xilinx答复41707）为什么分数速率的输出是突发的，而不是定期的？
  • （Xilinx答复42305）为什么我的多通道FIR会在事件界面上看到错误，即使数据正确对齐？
  • （Xilinx答复42727）为什么在使用多通道时输出移位通道，插入2，奇数个对称系数，过采样率为3，并选择Block RAM用于存储器FIR编译器实现？
  • （Xilinx答复43299）当Spartan-6中的系数> = 18位时，为什么对称插值滤波器使用更多的DSP片？
  • （Xilinx答复41591）如何使用正确的通道排列输入数据
  • （Xilinx答复47352） （IDS 13.1）为什么在尝试打开FIR编译器GUI时出错？

LogiCORE IP FIR编译器v6.1

ISE Design Suite 12.4中的初始版本。

支持的器件

  • Virtex-6 XC CXT / LXT / SXT / HXT
  • Virtex-6 XQ LXT / SXT
  • Virtex-6 -1L XC LXT / SXT
  • Spartan-6 XC LX / LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX / LXT
  • Spartan-6 -1L XC LX

新功能

  • ISE 12.4软件支持
  • 重新引入固定分数率变化类型

Bug修复

  • 所有FIR编译器v6.0已知问题

已知的问题

  • 不支持的v5.0功能 – v6.1不支持以下功能：
    • 分布式算术和转置乘法累积架构。
    • 单速率滤波器的半带系数优化。 注意：此优化仍可用于速率更改过滤器。
    • 希尔伯特变换。
    • 内插滤波器。
    • 多相滤波器组。
  • 内存冲突错误 – Netlist或UniSim结构模型仿真可能会报告Block RAM内存冲突错误。当发生写操作并且读和写地址匹配时，这些错误由块RAM原语发出。但是，读或写事件分别由读使能或写使能限定。在操作中，读取和写入事件不会同时发生在同一地址，因此功能不受这些明显冲突的影响。
  • （Xilinx答复40200）为什么我的核心仿真与CORE Generator接口中的Latency值不匹配？
  • （Xilinx答复40769）为什么我的多列FIR编译器实现无法布线？
  • （Xilinx答复41707）为什么分数速率的输出是突发的，而不是定期的？
  • （Xilinx答复42727）为什么在使用多通道时输出移位通道，插入2，奇数个对称系数，过采样率为3，并选择Block RAM用于存储器FIR编译器实现？
  • （Xilinx答复43299）当Spartan-6中的系数> = 18位时，为什么对称插值滤波器使用更多的DSP片？
  • （Xilinx答复41591）如何使用正确的通道排列输入数据

ISE Design Suite 12.3中的LogiCORE IP FIR编译器v6.0初始版本。

支持的器件

  • Virtex-6 XC CXT / LXT / SXT / HXT
  • Virtex-6 XQ LXT / SXT
  • Virtex-6 -1L XC LXT / SXT
  • Spartan-6 XC LX / LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX / LXT
  • Spartan-6 -1L XC LX

新功能

  • ISE 12.3软件支持
  • AXI4-Stream接口
  • ARESETn（主动低同步清除）重置数据和控制

Bug修复

    N / A

已知的问题

  • 分布式算术和转置乘法累积架构
    • 固定分数率变化类型。
    • 单速率滤波器的半带系数优化。 注意：此优化仍可用于速率更改过滤器。
    • 希尔伯特变换。
    • 内插滤波器。
    • 多相滤波器组。
  • 内存冲突错误 – Netlist或UniSim结构模型仿真可能会报告Block RAM内存冲突错误。当发生写操作并且读和写地址匹配时，这些错误由块RAM原语发出。但是，读或写事件分别由读使能或写使能限定。在操作中，读取和写入事件不会同时发生在同一地址，因此功能不受这些明显冲突的影响。
  • （Xilinx答复40200）为什么我的核心仿真与CORE Generator接口中的Latency值不匹配？
  • （Xilinx答复40769）为什么我的多列FIR编译器实现无法布线？
  • （Xilinx答复41707）为什么分数速率的输出是突发的，而不是定期的？
  • （Xilinx答复43299）当Spartan-6中的系数> = 18位时，为什么对称插值滤波器使用更多的DSP片？
  • （Xilinx答复41591）如何使用正确的通道排列输入数据

LogiCORE IP FIR编译器v5.0

新功能

  • ISE 11.2软件支持
  • 增加了Virtex-6和Spartan-6支持
  • 利用Virtex-6和Spartan-6 XtremeDSP Slice中的预加法器实现对称滤波器实现
  • 固定分数速率抽取结构的扩展时钟和采样频率范围
  • 添加了能力以将过滤器系数直接指定为GUI中的向量
  • 添加了功能以将硬件过采样规范指定为采样周期
  • 支持FIR Compiler v4.0和FIR Compiler v3.2的自动核心更新

Bug修复

  • CR 489883行为模型的输出不正确（Xilinx答复32068）为什么在执行半并行滤波器的行为仿真时会看到不正确的输出？
  • CR 498427“预先生成chan_in值”参数（Xilinx答复31996）中的错误行为当使用“预先生成chan_in值”参数时，为什么chan_in输出延迟了指定的周期数，而不是提前输出指定的周期数？
  • CR 499955,499956半带抽取或2个3抽头滤波器的插值错误推断（Xilinx答复31989）为什么我的2抽头半带滤波器的抽取或插值不能在后PAR仿真或硬件中工作？

已知的问题

LogiCORE IP FIR编译器v4.0 rev1

新功能

  • 与v4.0相同

Bug修复

  • （Xilinx答复31841）为什么FIR编译器无法为FIR编译器v3.2中没有任何问题的滤波器产生内存不足错误？
  • （Xilinx答复32068）为什么在执行半并行滤波器的行为仿真时会看到不正确的输出？

已知的问题

  • 与v4.0相同

LogiCORE IP FIR编译器v4.0 ISE Design Suite 10.1 IP更新版初始版本。

新功能

  • 用于Channelizer应用的多相滤波器组结构
  • 扩展数据和系数宽度范围
  • Transpose Multiply-Accumulate架构
  • 并行数据路径支持
  • 行为模型
  • 其他控制端口选项

Bug修复

  • CR453335：SCLR和CE – 选择SCLR和CE时，必须置位CE才能使SCLR正常工作。这已得到纠正，因此可以在没有CE的情况下断言SCLR。
  • CR467427：分布式算术架构资源利用率大于DA FIR v9.0 Core。

已知的问题

  • （Xilinx答复31535）为什么FIR编译器的分数位比我的系数集的实际位多？
  • （Xilinx答复31717）由于DSP48A级联损坏，选择Spartan-3A DSP器件的抽头时应考虑哪些限制？
  • （Xilinx答复31841）为什么FIR编译器无法在FIR编译器v3.2中生成没有任何问题的滤波器时出现内存不足错误？
  • （Xilinx答复31989）为什么我的2抽头半带滤波器的抽取或插值不能在后PAR仿真或硬件中工作？
  • （Xilinx答复31996）当使用“预先生成chan_in值”参数时，为什么chan_in输出延迟指定的周期数，而不是按指定的周期数提前输出？
  • （Xilinx答复32068）为什么在执行半并行滤波器的行为仿真时会看到不正确的输出？
  • （Xilinx答复32300）如果总数系数大于34816，为什么FIR编译器无法生成内核？
  • （Xilinx答复32344）在System Generator for DSP中使用FIR Compiler v4.0时，如何访问重载顺序信息？
  • （Xilinx答复34149）当我构建一个可重新加载的转置FIR结构时，为什么在针对Spartan-3A DSP时，我的行为仿真结果和后标准仿真结果之间存在差异？

LogiCORE IP FIR编译器v3.2

新功能

  • 为以下系列提供全功能支持：Virtex-II，Virtex-II Pro，Spartan-3，Spartan-3E和Spartan-3A。

Bug修复

  • CR447610系数重载 – 切换到新重新加载的系数集可能会导致某些单速率半带滤波器的输出样本损坏。
  • CR447610无法放置生成的滤波器 – 启用“输出舍入”时，无法放置生成的内核，从而将正在使用的DSP48的总数增加到3。

已知的问题

  • （Xilinx答复29774）数据手册未提及CE优先于SCLR
  • （Xilinx答复29744）为什么CORE Generator“查看资源利用率（在原始项目设置下）”结果与ISE MAP报告不同？
  • （Xilinx答复30621）当* _reload.txt文件中不包含任何减法添加时，为什么在可重新加载的插值滤波器的COEF_DIN输入端口上看到一个额外的位？

LogiCORE IP FIR编译器v3.1

新功能

  • ISE 9.2i软件支持
  • 使用非对称，对称和收敛选项舍入输出样本值
  • 基于实际系数值限制比特增长（降低资源利用率）

Bug修复

  • CR 435181：PQ抽取在多列实现结构中无法正常工作
  • CR 435182：使用以下选项组合配置内核时输出不正确：内插对称性，速率为10，奇数个抽头和完全并行配置
  • CR 437327：在可重载系数切换期间，输出数据可能会出现故障
  • CR 437779：尝试生成具有25位系数的滤波器时出现内存不足错误
  • CR 438019：PQ插值单通道配置问题 – 输入数据未锁存且必须保持
  • CR 439042：无法生成具有半波段对称性的核心

已知的问题

  • （Xilinx答复29423）为什么FIR编译器在尝试使用过去使用MAC FIR或分布式算术FIR的COE文件时会失败？
  • （Xilinx答复29424）如果我的COE文件中有大量系数，为什么GUI似乎会冻结？
  • （Xilinx答复29566）为什么我收到一个错误声明我需要更大的部分，即使我知道目标部分中有足够的DSP48？
  • （Xilinx答复29575）为什么在切换系数集时，我的可重载单速率半带滤波器的输出会出现故障？
  • （Xilinx答复29239）当我使用MATLAB中的FDATool生成的COE文件时，为什么会收到以下错误：“错误的系数名称：coefficient_width，基数名称和系数名称应该是：radix coefdata”之一？
  • （Xilinx答复29048）为Virtex-II / -II Pro或Spartan-3 / -3A / -3AN器件生成分数速率滤波器时，为什么核心生成过程会挂起？

LogiCORE IP FIR编译器v3.0 rev1

新功能

  • Spartan-3A DSP支持

Bug修复

  • 与v3.0相同

已知的问题

  • 与v3.0相同

LogiCORE IP FIR编译器v3.0

  • 为ISE 9.1i软件添加了支持
  • 最大通道数增加到64个
  • 系数集的最大数量增加到256
  • 支持重载多个系数集
  • 最大整数速率变化增加到64
  • 现在支持的分数率变化高达64/63
  • 当使用具有奇数个系数的偶数速率进行插值时利用对称性，从而降低资源利用率

Bug修复

  • CR 424680：未能生成抽取半带滤波器
  • CR 426435：列间管道使用SRL16
  • CR 435508：由于过时检查，GUI导致批处理模式出错

已知的问题

  • （Xilinx答复14202）在GUI中，报告COE文件中无效参数的错误以不同的基本格式显示。
  • （Xilinx答复24317）为什么FIR编译器，浮点运算符和快速傅里叶变换在尝试在Solaris上进行自定义时会出错？
  • （Xilinx答复29423）为什么FIR编译器在尝试使用过去使用MAC FIR或分布式算术FIR的COE文件时会失败？
  • （Xilinx答复29424）如果我的COE文件中有大量系数，为什么GUI似乎会冻结？
  • （Xilinx答复29566）为什么我收到错误声明我需要更大的部分，即使我知道我的目标部分有足够的DSP48？
  • （Xilinx答复29568）为什么在切换系数集时，我的非对称插值多通道滤波器的输出会出现毛刺？
  • （Xilinx答复29569）当我有一个过采样，单通道，派系率变化滤波器时，为什么我的滤波器会错过输入数据？
  • （Xilinx答复29571）当我有一个跨越多个DSP48列的派系速率变化滤波器时，为什么我的滤波器输出不正确？
  • （Xilinx答复29572）当使用具有奇数个系数的全并行实现时，为什么我的对称插值10输出的输出不正确？
  • （Xilinx答复29573）当我使用优化速度选项时，为什么我的插值半带滤波器的结果不正确？
  • （Xilinx答复29574）当数据存储在块存储器中时，为什么在重置单个乘法累加（MACC）引擎半带滤波器后会看到错误的输出？
  • （Xilinx答复29577）为什么在定位Virtex-5时，系数大于18位的单速率，单通道，全并行，非对称滤波器无法生成？

分布式算术过滤器架构：

除Virtex-4和Virtex-5之外的所有器件的乘法累加器滤波器架构：

  • （Xilinx答复22706）为什么我的单速率MAC FIR滤波器无法生成，给我一个空的或丢失的网表和“ERROR：sim-NgdBuild：153”或“ERROR：NgdBuild：604”？
  • （Xilinx答复16433）有关在同一项目中支持具有不同COE文件的多个MAC FIR的信息。
  • （Xilinx答复16106）反向注释的Verilog仿真会导致内存冲突错误。
  • （Xilinx答复14202）以错误的格式报告COE错误。
  • （Xilinx答复20307）一些位宽无法允许内核实现。
  • （Xilinx答复29314）为什么在仿真Spartan-3 / 3E / 3A / 3AN器件的FIR滤波器时，我的2个半波段MAC FIR的输出输出是不确定的？
  • （Xilinx答复29452）为什么在未选择SCLR选项时出现映射错误，并且为Spartan-II / -IIE / -3 / -3E / -3A或Virtex / -E实现基于乘法累加的文件管理器架构/ -II / -II Pro？
  • （Xilinx答复24680）为什么对称系数没有被用于具有对称系数结构的乘法累加滤波器架构用于插值滤波器并且针对Virtex / -E / -II / -II Pro或Spartan-II / -IIE / -3 / -3E / -3A器件？
  • （Xilinx答复29454）为什么针对Virtex / -E / -II / -II Pro或Spartan-II / -IIE / -3 /的插值滤波器的具有对称系数结构的乘法累加滤波器架构的脉冲响应错误-3E / -3A器件？
  • （Xilinx答复29453）当我尝试针对Spartan-II / -IIE / -3 / -3E / -3A或Virtex / -E / -II / -II的固定分数速率滤波器时，为什么会看到很长的生成时间临？
  • （Xilinx答复29048）为Virtex-II / -II Pro或Spartan-3 / -3A / -3AN器件生成分数速率滤波器时，为什么核心生成过程会挂起？
  • （Xilinx答复29045）为什么当未选择同步清零（SCLR）选项且针对Virtex-II / -II Pro或Spartan-3 / -3A / -3AN器件时，FIR编译器似乎挂起？

LogiCORE IP FIR编译器v2.0

新功能

  • 为Virtex-5和Virtex-4和Spartan-3器件的汽车变体增加了支持
  • 为ISE 8.2i添加了支持
  • 在大多数多速率过滤器实现中利用对称性来降低资源利用率
  • 实值系数的量化，以及理想和量化频率响应的绘图
  • 支持固定的P / Q重采样滤波器实现
  • 支持更宽的通道和速率参数范围
  • 增强了对Virtex-4和Virtex-5系列的支持：
    • 支持基于MAC的希尔伯特和插值滤波器结构
    • 现在，在定制GUI中报告了DSP片和块RAM的核心延迟和资源估计

Bug修复

  • CR 223807：CORE Generator报告错误：sim：57。当时钟频率与采样频率的比率显着大于执行滤波器计算所需的周期数时，会出现此问题，从而导致综合错误和无法生成内核。有关详细信息，请参阅（Xilinx答复22675） 。
  • CR 226141：ND信号不按照单通道，完全并行实现，单速率半带情况或多通道抽取半带滤波器的规定运行。有关详细信息，请参阅（Xilinx答复23139） （Xilinx答复23088）或（Xilinx答复23091） 。
  • CR 224243：使用完全并行架构时，无法生成单速率或内插半带滤波器实现。有关详细信息，请参阅（Xilinx答复22705） 。
  • CR 227184：在半带系数组之间切换期间可能发生毛刺，导致新半带滤波器组的中心系数过早应用。

已知的问题

  • （Xilinx答复14202）在GUI中，报告COE文件中无效参数的错误以不同的基本格式显示。
  • （Xilinx答复24317）为什么FIR编译器，浮点运算符和快速傅里叶变换在尝试在Solaris上进行自定义时会出错？
  • （Xilinx答复29423）当我尝试使用过去使用MAC FIR或分布式算术FIR的COE文件时，为什么FIR编译器会失败？

分布式算术过滤器架构：

除Virtex-4和Virtex-5之外的所有器件的乘法累加器滤波器架构：

  • （Xilinx答复22706）为什么我的单速率MAC FIR滤波器无法生成，给我一个空的或丢失的网表和“ERROR：sim-NgdBuild：153”或“ERROR：NgdBuild：604”？
  • （Xilinx答复16433）有关在同一项目中支持具有不同COE文件的多个MAC FIR的信息。
  • （Xilinx答复16106）反向注释的Verilog仿真会导致内存冲突错误。
  • （Xilinx答复14202）以错误的格式报告COE错误。
  • （Xilinx答复20307）一些位宽无法允许内核实现。
  • （Xilinx答复24680）为什么对称系数结构的对称系数结构不利用对称性，用于针对Virtex / -E / -II / -II Pro或Spartan-II / -IIE / -3 /的插值滤波器-3E / -3A器件？
  • （Xilinx答复29454）为什么具有对称系数结构的乘法累加滤波器架构的脉冲响应错误，用于插值滤波器并且针对Virtex / -E / -II / -II Pro和Spartan-II / -IIE / -3 / -3E / -3A器件？

LogiCORE IP FIR编译器v1.0

新功能

  • 首发
  • 用于生成大多数FIR滤波器实现的整合接口
  • 包含MAC_FIR_V5_1和DA_FIR_V9_0内核的功能

Bug修复

  • N / A

已知的问题

  • （Xilinx答复22674）如何确定滤波器的延迟？
  • （Xilinx答复22673）当我输入无效的采样频率或将采样频率字段留空时，为什么FIR编译器GUI会崩溃？
  • （Xilinx答复22705）为什么我的单速率或内插半波段全并行滤波器无法为Virtex-4 FPGA生成？
  • （Xilinx答复22706）为什么我的单速率MAC FIR滤波器无法生成，给我一个空的或丢失的网表和“ERROR：sim-NgdBuild：153”或“ERROR：NgdBuild：604”？
  • （Xilinx答复22675）为什么在尝试生成MAC FIR时会收到“错误：sim：57”？
  • 当系数对称时，为什么我不能使用多列支持？
  • （Xilinx答复29421）为什么在使用半带滤波器切换系数组时会出现毛刺？
  • （Xilinx答复29423）当我尝试使用过去使用MAC FIR或分布式算术FIR的COE文件时，为什么FIR编译器会失败？
FPGAFPGA-CPLDSoCsxilinx赛灵思
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