LogiCORE XAUI v7.0和v7.1-GT11 Verilog示例设计中的逗号对齐信号连接错误-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE XAUI v7.0和v7.1-GT11 Verilog示例设计中的逗号对齐信号连接错误

问题描述

Virtex-4 XAUI v7.0和v7.1 Verilog示例设计具有由错误信号驱动的GT11逗号对齐输入。这可能导致rx逗号对齐/同步无法在硬件中正常运行。这不是示例设计的VHDL版本的问题。

解决/修复方法

对于v7.0和v7.1 <core_name> _block.v的Verilog示例设计,rocketio_wrapper输入:

MGT#_ENMCOMMAALIGN_IN

MGT#_ENPCOMMAALIGN_IN

都受以下因素驱动:

mgt_enable_align [0]

代码应该改为:

.MGT0_ENMCOMMAALIGN_IN(mgt_enable_align [0]),

.MGT0_ENPCOMMAALIGN_IN(mgt_enable_align [0]),

..

.MGT1_ENMCOMMAALIGN_IN(mgt_enable_align [0]),

.MGT1_ENPCOMMAALIGN_IN(mgt_enable_align [0]),

..

.MGT2_ENMCOMMAALIGN_IN(mgt_enable_align [0]),

.MGT2_ENPCOMMAALIGN_IN(mgt_enable_align [0]),

..

.MGT3_ENMCOMMAALIGN_IN(mgt_enable_align [0]),

.MGT3_ENPCOMMAALIGN_IN(mgt_enable_align [0]),

至:

.MGT0_ENMCOMMAALIGN_IN(mgt_enable_align [0]),

.MGT0_ENPCOMMAALIGN_IN(mgt_enable_align [0]),

..

.MGT1_ENMCOMMAALIGN_IN(mgt_enable_align [1]),

.MGT1_ENPCOMMAALIGN_IN(mgt_enable_align [1]),

..

.MGT2_ENMCOMMAALIGN_IN(mgt_enable_align [2]),

.MGT2_ENPCOMMAALIGN_IN(mgt_enable_align [2]),

..

.MGT3_ENMCOMMAALIGN_IN(mgt_enable_align [3]),

.MGT3_ENPCOMMAALIGN_IN(mgt_enable_align [3]),

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