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![verilog中的{2{ delay_pipline_1[17]}}这句话是什么意思？-FPGA常见问题社区-FPGA CPLD-ChipDebug](/upfiles/15160608597389819.png)
位拼接而已
百度下 verilog 位拼接
https://edwardluo.wordpress.com/2015/04/16/verilog%E4%B8%AD%E6%8B%BC%E6%8E%A5%E8%BF%90%E7%AE%97%E7%AC%A6%E7%9A%84%E7%94%A8%E6%B3%95/
表示两个 delay_pipline_1[17]
就是说在前面拼接了两个delay_pipline_1[17]
随便找本书或者上网搜一下{}的用法就知道了。
这种用法很常见，也不是奇技淫巧。