Virtex-5 RocketIO GTP向导v1.6 – 9.2i IP更新1的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于9.2 IP1中发布的Virtex-5 RocketIO GTP向导v1.6。

它包含以下信息：

• 新功能
• Bug修复
• 已知的问题

解决/修复方法

新功能

增加了对ISE 9.2i的软件支持。

Bug修复

• CR 437252：应删除对std_logic_arith和std_logic_unsigned的VHDL模块依赖性
• CR 439167：VHDL downto语句出现在Verilog示例源模块中
• CR 439316：RX终止设置的最新指南应反映在向导中

已知的问题

• 为Synplify生成的GTP向导v1.6中的示例设计（供应商在项目设置中设置为Synplicity）可能会在NGDBuild中出错，并出现以下错误：

“错误：LIT：241 – GTP_DUAL实例上的属性PCS_COM_CFG”rocketio_wrapper_i / tile0_rocketio_wrapper_i / gtp_dual_i“具有十六进制值”0001011010000000101000001110“，它太大.PCS_COM_CFG最多应包含28位。”

要解决此问题，需要在UCF中设置PCS_COM_CFG。

为此，请在UCF中为每个GTP_DUAL实例键入以下行：

INST <GTP实例的路径> / gtp_dual_i PCS_COM_CFG = 28’h1680a0e;

UCF中的值将覆盖EDF中的值，设计将通过NGDBuild。 XST没有这个问题。

• 如果将逗号对齐设置为小于数据路径宽度，则可以将传入数据对齐到多个位置。示例设计不考虑这一点，即使正确接收数据，也可能表示错误。
• 在时钟校正的情况下，示例设计中的GTP包装器配置正确，但块RAM数据没有嵌入的时钟校正字符。
• 在ES芯片中，添加了逻辑以使TX时序更可靠。织物速率为312.5 MHz或更高的时序收敛可能需要很大的努力。为获得最佳结果，请使用16位或20位接口，以获得高于1.25 Gb / s的线速。
• 不支持过采样模式下的RX缓冲旁路。