LogiCORE SPI-3 PHY v5.1 – 针对9.2i IP更新1（9.2i IP1）的SPI-3 PHY层核心的发行说明和已知问题

问题描述

本发行说明适用于9.2i IP Update 1中发布的SPI-3（POS-PHY L3）物理层v5.1内核，包含以下内容：

– 新功能

– Bug修复

– 已知的问题

有关安装说明和设计工具的要求，请参阅（Xilinx答复25222） 。

解决/修复方法

v5.1中的新功能

– 为Virtex-5，Spartan-3A，Spartan-3AN和Spartan-3A DSP器件系列增加了支持

– ISE 9.2i支持

v5.1中的错误修复

– CR428074：TX_Almost_Full_Assert和TX_Almost_Full_Negate参数的默认GUI值的范围不正确。

一般信息

– 需要在其时钟上具有PHASE_SHIFT的DCM，以满足OIF规范对Spartan3 / 3E器件的2 ns输入时序要求。只有在系统的时序预算不允许PHY内核超过2 ns输入要求时，才需要此解决方案。此约束已添加到随核心提供的设计示例中。

– 在示例设计中，存在一些具有许多通道的配置，其中PHY核心可能由于示例设计部件中缺少引脚而导致MAP或PAR失效，或者由于引脚布置不良而无法布线到速度。这个问题是由于示例设计将后端传输控制引脚运行到I / O这一事实，这不一定在实际设计中完成。

– 在示例设计仿真中，演示测试平台可以将数据包发送到超出用户指示的最大通道数（在GUI中选择）的地址;这不是问题，因为PHY内核将通过任何8位地址而不管所选通道的数量（通道数指示报告了多少通道的流程控制信息）。

已知的问题

– 如果以下内核无法满足map和par的高精度计时，则用户可以尝试使用-xe n选项运行par。

– 在spi3_phy_v5_1数据表中，图7不正确。有关更新的数据表，请参阅IP休息室。