9.2i时序分析Virtex-5  – 在DDR组件中,仅分析OFFSET上升或下降的约束-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2i时序分析Virtex-5 – 在DDR组件中,仅分析OFFSET上升或下降的约束

问题描述

我通过OFFSET约束的上升和下降来约束我的ODDR和IDDR组件。在分析期间,仅分析OFFSET上升或下降的约束。什么时候解决这个问题?

解决/修复方法

此问题计划在设计工具的下一个主要版本中修复。

要解决此问题,请使用上升边元件中相同的值作为下降边元件,或者使用相反的方法。

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