11.1 EDK-ML演示板不从Flash加载XPS生成的比特流-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1 EDK-ML演示板不从Flash加载XPS生成的比特流

问题描述

我的比特流由EDK生成到带有FlashWriter的Xilinx ML样式演示板上的闪存器件中,无法加载。但是,可以成功加载Flash中的默认比特流存储。

解决/修复方法

发生这种情况是因为XPS使用JTAGCLK作为比特流中的默认启动时钟。如果要使用CPLD和Flash配置解决方案,请使用CCLK作为启动时钟。

您应该在bitgen.ut中修改启动时钟(在项目的etc目录中找到),如下所示:

从:

-g StartUpClk:JTAGCLK

至:

-g StartUpClk:CCLK

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