问题描述
本发行说明和已知问题答复记录适用于9.1i IP Update 3中发布的LogiCORE Initiator / Target v4.3 for PCI，包含以下信息：
– 一般信息
– 新功能
– Bug修复
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅（Xilinx答复24847） 。
解决/修复方法
一般信息
LogiCORE PCI v4.3仅支持Virtex-5和更新的架构。对于所有其他器件，请使用v3.162 PCI Core。有关此内核的更多信息，请参阅（Xilinx答复25164） 。
新功能
– 支持XC5VLX110 / T和XC5VSX70T器件
– 针对ISE 9.1i Service Pack 3更新的XC5VLX50 / T设计文件
Bug修复
– CR 433609：修复了GUI允许用户选择33 MHz和66 Mhz内核的区域与全局时钟非法组合的问题。
– CR 434037：修复了simulate_ncsim.bat / sh文件，以确保NCELAB正确地使用SDF数据注释VHDL时序仿真。
– CR 435597：修复了GUI问题，允许用户将66 MHz内核定位到-1器件，即使仅在-2中支持66 MHz。
– CR 436627：修正了REQ64＃内部连接逻辑。
已知的问题
– 在发布时，请参阅随核心提供的发行说明文本文件，了解已知问题。
– 此核心的名称在v4.3中已更改，因此如果用户尝试将旧的XCO文件移植到v4.3，则需要更改以下设置：
SELECT PCI_64-bit_Interface_LogiCore系列Xilinx，_Inc。 4.2
变为：
SELECT LogiCORE_64-bit_Initiator / Target_for_PCI_（Virtex-5_only）系列Xilinx，_Inc。 4.3
– 在移植旧的XCO文件时，对GUI的改进还需要更改以下变量设置：
CSET pci_33mhz = true – > CSET bus_standard = PCI_33MHz
CSET pci_66mhz = true – > CSET bus_standard = PCI_66MHz
应删除pci_33mhz，pcix_66mhz和pcix_133mhz的所有“错误”设置。此外，不再使用bus_mode设置，因为bus_standard设置暗示了这一点。
这些更改确保在生成核心时仅选择一个总线标准。
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