适用于PCI Express的LogiCORE Endpoint Block Plus v1.3 – 9.1i IP更新3的发行说明和已知问题（9.1i_IP3）

问题描述

本发行说明和已知问题答复记录适用于9.1i IP Update 3中发布的适用于PCI Express的LogiCORE Endpoint Block Plus v1.3，并包含以下信息：

– 一般信息

– 新功能

– Bug修复

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅（Xilinx答复24847） 。

解决/修复方法

一般信息

许可要求

自ISE 9.1i SP 2 IP Update 1版本起，用于PCI Express的LogiCORE Endpoint Block Plus需要许可证才能生成和实施核心。此许可证是免费的。要获得许可，请访问产品休息室：

http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?iLanguageID=1&sGlobalNavPick=&sSecondaryNavPick=&key=V5_PCI_Express_Block_Plus

ES硅

有关使用此内核定位Virtex-5工程样品（ES）芯片的信息，请参阅（Xilinx答复24697） 。

新功能

– 添加了所有Virtex-5 LXT和SXT部件和封装UCF组合

– 增加了仿真（仅限MTI）和PIO示例设计VHDL支持

Bug修复

– CR 431927：修复了PCI排序规则的问题。当不使用完成流时，核心现在将正确地确定下一个可用的数据包类型。在完成流模式中，这是放宽的，以便仍然可以无序地读取完成，但仍可以正确地排序非发布和已发布的事务。

– CR 433993：未注册LTSSM状态输出信号。 LTSSM状态输出信号现在已注册，以便更容易实现时序收敛。

– CR 434370：修复了用户端配置读取返回偏移量0xF的加扰数据的问题。通过配置管理端口读取的用户端配置返回配置双字偏移量0xF的加扰数据。用于PCI Express的集成硬块内部将中断引脚/线（双向偏移0xF）映射到功能指针的上保留位（双向偏移0xD）。如果用户读取地址0xF，则它们将在高位中获得Int Pin / Line字段。 Block Plus内核现在会在发生这种情况时对dword进行解扰，以将中断引脚/线重新排列到指定它们的低位。

– CR 434724：修复了热重置问题。问题已解决，温暖复位会导致内核无法响应CORE Generator中指定的某些内存孔径。

已知的问题

– 请参阅随核心提供的“readme_pcie_blk_plus.txt”文件，了解发布时的已知问题。

– 某些LX330T x1，x4和x8设计可能无法满足默认MAP和PAR设置的时序。为了获得时序收敛，可能需要设计人员使用

多个PAR种子和/或布局规划。使用多通道布局布线（MPPR），设计人员可以尝试多个成本表以满足时序要求。有关使用MPPR的更多信息，请参阅以下软件手册中的“开发系统参考指南”：

http://www.xilinx.com/support/library.htm。

设计人员可能还需要布局规划并为其设计和核心添加高级布局约束以满足时序要求。

– 核心接收流程控制信用可用信号不可用; trn_rfc_ {p，np} h_av [7：0]和trn_rfc_ {p，np} d_av [11：0]未指示正确的值。这些信号仅被视为信息性信息，对于端点应用的正确操作并不重要。

– 生成核心时，CORE Generator将显示“警告：coreutil – coreutil：39 – 检查许可证val <>的解析失败。”可以安全地忽略此警告。核心仍将生成。

– 如果在CORE Generator中收到错误“ERROR：coreutil – 无法生成输出产品”，请参阅（Xilinx答复24174） 。

– 请参阅（Xilinx答复25216）有关CORE Generator分类列表中重复的Block Plus核心条目。