问题描述
本发行说明和已知问题答复记录适用于9.1i IP Update 3中发布的用于PCI Express的LogiCORE端点PIPE v1.7，并包含以下信息：
– 一般信息
– 新功能
– Bug修复
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅（Xilinx答复24847） 。
解决/修复方法
新功能
– 没有
Bug修复
– CR 432373：修复了如果配置写入修改了最大有效负载大小，则ACK / NAK延迟计时器未正确更新的问题。
– CR 432372：修复了如果核心处于非D0状态，用户仍然可以将完成返回到先前配置读取到用户配置空间的问题。以前，核心没有退出L1来执行此操作并等待链接伙伴启动恢复。如果需要发送待完成，核心现在启动从L1恢复。
已知的问题
– 请参阅“readme_pci_express_pipe.txt”文件（在发布时随核心提供）。
– 有关PX1011B勘误表项目，请参阅恩智浦数据表。 PX1011B勘误表项目包含在数据表的第14部分中。
该数据表可在以下位置找到：
http://www.nxp.com/acrobat_download/datasheets/PX1011B_4.pdf
http://www.nxp.com/#/pip/pip=[pip=PX1011B_4]|pp=[t=pip,i=PX1011B_4]
（Xilinx答复24952） – 用于PCI Express v1.6.1的LogiCORE端点PIPE – 9.1i SP2时序分析器GUI显示“线326附近的索引生成过程中出现意外错误”违规索引行为“2 353”“
– 生成核心时，CORE Generator将显示“警告：coreutil – coreutil：39 – 检查许可证val <>的解析失败。”可以安全地忽略此警告。核心仍将生成。
– 自述文件“readme_pci_express_pipe.txt”在“已修复的错误”和“ 已知问题”部分中列出了相同的问题。问题已修复，不应列在“ 已知问题”下 。当核心处于非D0状态时，该问题被称为CR 432372，关于将完成返回到用户配置空间读取。
– 有关在CORE Generator GUI中选择多于1个MSI向量的信息，请参阅（Xilinx答复25362） 。
– 实现幻像功能的数据包未正确传递给用户应用程序。如果函数号字段不是000，则端点PIPE核心丢弃TLP。该问题的解决方案正在调查中。
– 有关CORE Generator中没有的其他UCF文件，请参阅（Xilinx答复29876） 。
– 有关MAP错误的信息，请参阅（Xilinx答复31290） ：“错误：放置：1018”。
（Xilinx答复32296） – 使用VHDL时，Core不会生成示例设计或仿真文件
（Xilinx答复33549） – 用于PCI Express的LogiCORE端点PIPE v1.7 – 提供的UCF和Avnet PCIe PIPE入门板可能将sys_reset_n连接到2.5 V SSTL bank而不是3.3V LVTTL bank
修订记录
09/22/2009 – 增加了有关恩智浦勘误位置的信息;添加了AR 33549。
03/23/2009 – 增加了AR 32296。
09/09/2008 – 新增AR 31290。
04/04/2008 – 增加了对AR 29876的参考。
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