9.1i  –  PAR  – “错误:位置:864  – 不兼容的IOB锁定在3.3V组的LVDS_25输入上的同一个存储区”-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i – PAR – “错误:位置:864 – 不兼容的IOB锁定在3.3V组的LVDS_25输入上的同一个存储区”

问题描述

使用ISE 9.1i,我收到以前在ISE 8.2i中没有收到的错误。

错误:布局:864 – 不兼容的IOB被锁定到同一个Bank3

冲突的IO标准是:

IO标准1:名称= LVCMOS33,VREF = NR,VCCO = 3.30,TERM = NONE

锁定的IOB列表:

fn_tst

core_rst_pin

IO标准2:名称= LVDS_25,VREF = NR,VCCO = 2.50,TERM = NONE

锁定的IOB列表:

clkn_400

clkp_400

这是一个有效的错误消息,是什么导致它?

解决/修复方法

这是一个有效的错误。虽然LVDS缓冲器由VCCAUX供电,但差分终端由VCCO供电,需要置于2.5V bank中。

在ISE 9.1i中添加了此检查,以确保在硬件中看到正确的差分终端。由于计划在未来的ISE版本中修复的软件缺陷,错误消息中列出的TERM = NONE不保证不使用差分终止。

有关片上输入差分匹配的更多信息,请参考(Xilinx答复17244)

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