LogiCORE RapidIO v4.1  – 由于不正确的MGT设置,RX和TX PLL可能无法锁定或出现过多的抖动-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE RapidIO v4.1 – 由于不正确的MGT设置,RX和TX PLL可能无法锁定或出现过多的抖动

问题描述

对于Virtex-4器件,自srio_v4_1版本发布以来,VCODAC_INIT,RXVCODAC_INIT,TXCPSEL和RXCPSEL属性的建议设置已更改。如果不更新,RX和TX PLL可能无法锁定或出现过多的抖动。

解决/修复方法

此问题已在Serial RapidIO核心的v4.2中修复。

对于v4.1解决方法:

下表描述了每种线路速率的VCODAC_INIT,RXVCODAC_INIT,TXCPSEL和RXCPSEL属性的当前建议设置:

GT11属性………… 3.125 Gbps ….. 2.5 Gbps …… 1.25 Gbps

VCODAC_INIT ……………. 0x029 ……….. 0x005 ………. 0x005

RXVCODAC_INIT ……….. 0x029 ……….. 0x005 ………. 0x005

TXCPSEL …………………… TRUE ………… FALSE …….. FALSE

RXCPSEL ……………………. TRUE ………..FALSE …….. FALSE

请更新srio_v4_1 Core中使用的每个GT11的属性设置。默认情况下,这些属性位于“rocketio_wrapper_v4_1x.v”和“rocketio_wrapper_v4_x4.v”文件中。如果这是x4设计,请务必更新所有四个MGT的属性。

有关此问题的更多信息,请参阅(Xilinx答复24656)

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