9.1i sp3时序分析器 – “警告:时序:3238  – 时序约束<…>未通过最短时间检查……”-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i sp3时序分析器 – “警告:时序:3238 – 时序约束<…>未通过最短时间检查……”

问题描述

我使用的是Virtex-4 FX器件(速度等级:-11),没有使用APU。在实施设计时,我收到以下警告:

“警告:时间:3238 – 时间约束

“TS_ppc_sub_system_pmcd_0_pmcd_0_CLKC1_BUF = PERIOD TIMEGRP

“ppc_sub_system_pmcd_0_pmcd_0_CLKC1_BUF”TS_ppc_sub_system_clk_400MHz HIGH 50%INPUT_JITTER 0.15 ns;“

未通过脉冲宽度检查时钟ppc_sub_system / clk_400MHz_pmcd,因为低值(1250 ps)或高值(1250 ps)小于1666 ps低和1666 ps高的最小内部脉冲宽度限制。请增加约束的周期以消除此计时故障。 “

“警告:时间:3232 – 时序约束

“TS_ppc_sub_system_pmcd_0_pmcd_0_CLKC1_BUF = PERIOD TIMEGRP

“ppc_sub_system_pmcd_0_pmcd_0_CLKC1_BUF”TS_ppc_sub_system_clk_400MHz HIGH 50%INPUT_JITTER 0.15 ns;“

未通过时钟ppc_sub_system / clk_400MHz_pmcd的最小周期检查,因为周期约束值(2500 ps)小于最小内部周期限制3332 ps。“

这些警告信息是什么意思?

解决/修复方法

速度文件和工具支持PPC405 400 MHz和定时仅在步进级别设置为ES或SCD1时发出警告。

生产器件的步进级别0或1没有警告。

Virtex-4数据表表明,在-11速度等级下,PPC405可以达到的最大输入频率为400 MHz。

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