9.1i时序 – 警告：使用CLKIN_DIVIDE_BY_2属性时，Virtex-5 DCM输出上的时序：3326

问题描述

使用CLKIN_DIVIDE_BY_2 DCM属性时，我通过Virtex-5 DCM的计时工具收到以下警告：

“警告：时序：3326 – 时序约束”TS_SRC_CLK = PERIOD TIMEGRP“SRC_CLK”400 MHz高50％INPUT_JITTER 0.05 ns;“DCM_ADV src_u0 / b14_v8_3_pl4_src_top0 /的输出时钟src_u0 / b14_v8_3_pl4_src_top0 / U0 / clk0 / SrcClk_dcmo的最大周期检查失败” U0 / clk0 / tdd因为周期约束值（5000 ps）超过了最大内部周期限制4167 ps。请减少约束周期以消除此定时故障。“

当Virtex-5数据表规范指出CLK0输出的最小频率为120 MHz时，为什么这些工具报告的最大周期内部限制为4167 ps（相当于最低频率为240 MHz）？

解决/修复方法

应忽略此警告。当CLKIN_DIVIDE_BY_2 DCM属性设置为True时，时序工具错误地指CLK0输出的最小240 MHz频率。 CLKIN_DIVIDE_BY_2属性不应对此输出产生影响，最小频率应为120 MHz。

最新的9.2i Service Pack中已修复此问题：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

包含此修复程序的第一个Service Pack是9.2i Service Pack 2。