9.1用于DSP的系统生成器 – 错误:“当我的延迟设置为0时,如果延迟配置设置为自动或延迟不等于0,则累加器延迟不能为零?”-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1用于DSP的系统生成器 – 错误:“当我的延迟设置为0时,如果延迟配置设置为自动或延迟不等于0,则累加器延迟不能为零?”

问题描述

使用DDS v1.1编译器块时,会出现以下错误消息:

“dds_sin_cos / DDS编译器v1_1 1块发生以下错误:

如果延迟配置,则累加器延迟不能设置为零

设置为自动或延迟不同于0.“

即使满足所有条件,我仍然会收到错误。

解决/修复方法

这是DDS编译器的已知问题。要解决此问题,您必须将“延迟配置”设置为“自动”或将“累加器延迟”设置为“一个周期”。

这将在System Generator的未来版本中修复。

请登录后发表评论

    没有回复内容