9.1i MAP  – “INTERNAL_ERROR:Pack:pkibadbmend.c:189:1.18  – 发现连接不完整”-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i MAP – “INTERNAL_ERROR:Pack:pkibadbmend.c:189:1.18 – 发现连接不完整”

问题描述

当我在ISE 9.1i中运行MAP时,会出现以下致命错误消息:

“INTERNAL_ERROR:Pack:pkibadbmend.c:189:1.18 – 发现一个不完整的连接

comp块

mpmc2_ddr2_ididpp_200mhz_x64_sl72p8m128m8m_a37fyu_0 / mpmc2_ddr2_ididpp_200mhz_

x64_sl72p8m128m8m_a37fyu_0 / mpmc2_plb_if_4 / waddr_be0 <1>。信号

在comp块引脚F1上找到size_decode_i_2_2,但没有子信号

存在。

FATAL_ERROR:Pack:pkivrlogicmend.c:423:1.21 – Comp

mpmc2_ddr2_ididpp_200mhz_x64_sl72p8m128m8m_a37fyu_0 / mpmc2_ddr2_ididpp_200mhz_

x64_sl72p8m128m8m_a37fyu_0 / mpmc2_plb_if_4 / waddr_be0 <1>:缺少LUT输入

LUT Bel上的信号。流程将终止。有关这方面的更多信息

错误,请参阅Answers数据库或用此打开WebCase

项目附于http://www.xilinx.com/support。“

什么时候解决这个问题,有没有办法解决这个问题?

解决/修复方法

这个问题将在ISE 9.2i中修复,该计划于2007年6月发布。

对于版本9.2i之前的ISE版本,请使用以下方法之一来解决此问题:

解决/修复方法1

将环境变量NO_CARRY_TRIM_PUSH设置为“1”(有关设置环境变量的更多信息,请参阅(Xilinx答复11630) )。该方法的缺点是MUXCY没有根据指定的约束进行优化。

解决/修复方法2

从命令行运行MAP工具时使用map -ignore_keep_hierarchy,或从Project Navigator中的MAP Properties窗口中选中“允许跨层次结构的逻辑优化”框。

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