MIG v1.7 – Virtex-5 DDR SDRAM设计的第4阶段校准未找到最佳校准点或未完成Altera_wiki6年前发布40该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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