Virtex DCM / DLL  – 为什么DCM的反馈输入需要全局时钟缓冲器(BUFG)?-Altera-Intel社区-FPGA CPLD-ChipDebug

Virtex DCM / DLL – 为什么DCM的反馈输入需要全局时钟缓冲器(BUFG)?

问题描述

为什么需要在DCM / DLL中使用BUFG进行反馈?可以使用本地布线吗?

解决/修复方法

反馈环路补偿时钟分配延迟。

为了使DLL / DCM能够正确地补偿时钟分配延迟,必须在全局时钟线路上(即在BUFG上)布线时钟。

如果您不使用BUFG并使用本地布线,则DLL / DCM将锁定,但时钟输出将不会被校正。

但是,保留了所有输出时钟之间的相对相位关系。

Virtex / -E DLL需要反馈路径。如果没有可用的全局时钟线,则可以使用本地布线,但DLL的输出将无法正确校正。

全局时钟是专用互连网络,专门用于覆盖FPGA中各种资源的所有时钟输入。

这些网络具有低偏移和低占空比失真,低功耗和增加的抖动容限。

如果时钟在非全局时钟线上布线,则本地布线将不具有这些优势。

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