CPLD XC9500／XL/XV——如何计算锁存器的定时？

描述

一般描述：

由CPLD软件产生的时序报告（设计，提姆）不显示跨越锁存器的任何路径的定时。正确计算锁闩上的时间的正确方法是什么？

解决方案

透明锁存器通过将D和G输入输入到异步触发器和D触发器的预输入（FDCP原语）中而实现在9K器件中。因此，延迟计算将是相同的。

当通过一个D触发器的异步清除或预置来跟踪路径时。

9K锁存器的逻辑方程是：

预置＝D＊G

QULL＝/D＊G

对于在9K器件中的数据和锁存使能路径的PIN到PIN的传播延迟将被计算如下，如果D和G输入由IBUFs和Q驱动OBUF。

TPROP＝TiN+TPTSr+TaTi+Tout。

TiN、TPTSR、TAWI和TUTE的值可以在数据手册中找到，并且取决于所使用的速度等级。

如果在D或G输入上有任何附加逻辑，逻辑通常需要额外的宏单元延迟（TF+TLogi+TPDI）。唯一可能在同一宏单元中作为锁存器（不需要附加延迟）实现的逻辑将是G路径上的单与门（任意大小）（但不在D路径上）。