9.1用于DSP的System Generator – 当我使用“with testbench”生成设计时，Verilog测试平台不会出现在生成的ISE项目中

问题描述

当使用Verilog作为指定语言时，如果在生成期间从System Generator中选择“with testbench”，我希望在创建的ISE项目中添加一个测试平台，但是没有添加任何源作为测试平台。

解决/修复方法

这是System Generator 9.1生成的ISE项目的已知问题。 Verilog测试平台文件实际上已添加到项目中;但是，它们被添加为源而不是testbench文件。

这将在System Generator的未来版本中修复。