问题描述
更改FSL_V20 v2.00a组件以允许参数C_ASYNC_CLKS = 1和C_IMPL_STYLE = 1的重合设置。
此组合在FSL_V20组件内提供基于块RAM的异步FIFO，并提供以下好处：
– FSL中更深的异步FIFO
– 由于避免使用SRL，因此布线要求不那么具有挑战性
解决/修复方法
FIFO的Block RAM实现在EDK 9.1i中完成，可从以下位置获得：
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp
更改FSL_V20 v2.00a组件以允许参数C_ASYNC_CLKS = 1和C_IMPL_STYLE = 1的重合设置。
此组合在FSL_V20组件内提供基于块RAM的异步FIFO，并提供以下好处：
– FSL中更深的异步FIFO
– 由于避免使用SRL，因此布线要求不那么具有挑战性
FIFO的Block RAM实现在EDK 9.1i中完成，可从以下位置获得：
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp
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