MIG v1.6 – Virtex-5 DDR2 SDRAM控制器在DQS后导故障期间读入数据

问题描述

在DDR / DDR2 SDRAM接口中，当DQS在读取突发的最后一个下降沿之后变为三个半时钟周期时，DQS选通脉冲上的“错误”时钟沿可能会在FPGA中注册（“读取帖子” -缓行”）。内存控制器的物理层设计为在读取后同步码期间不读取数据。但是，Virtex-5的DDR2 SDRAM控制器并不总是避免在这种情况下读取数据（取决于频率，以及与芯片和电路板相关的延迟）。这可能导致读突发的最后下降沿数据被破坏。

解决/修复方法