LogiCORE级联积分梳状（CIC）滤波器v3.0 – 抽取滤波器的第一个有效RDY信号的延迟是多少？

问题描述

在CIC v3.0抽取滤波器中，当第一个断言的ND被锁存时，RDY信号错误地断言相同的时钟周期。 RDY将继续以锁定的高ND信号的恒定间隔（等于抽取率）断言，直到滤波器的输出有效并且出现“实际”RDY信号。

解决/修复方法

要解决此问题，请创建用户控制逻辑以忽略错误的RDY信号，直到通过以下等式描述的时钟高ND信号的数量：

对于抽取CIC：

第一个输入和第一个有效输出之间的延迟=（阶段+ 1）*（抽取率）*（通道）+流水线阶段（如果使用）

对于插值CIC：

第一个输入和第一个有效输出之间的延迟=（（阶段* interpolation_rate）+（阶段+ 1））*（通道）+流水线阶段（如果使用）

在CIC GUI中的位置：

阶段=阶段数

抽取率=采样率

channels =频道数