9.1时序 – Virtex-5 – ODDR时序违规-Altera-Intel社区-FPGA CPLD-ChipDebug

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9.1时序 – Virtex-5 – ODDR时序违规

等级-LV1-ChipDebug

6年前发布

30

问题描述

Virtex-5在SAMDR_EDGE模式下运行ODDR时失败。分析仪寻找上升沿到下降沿，而不是将边缘提升到上升边缘

解决/修复方法

要解决早期版本的此问题，请使用FROM-TO约束。

此问题已在最新的9.1i Service Pack中修复，可在以下位置获得：

<http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp>

FPGA FPGA-CPLD SoCs xilinx 赛灵思

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