Virtex-4 / 2Pro Aurora v2.6  –  9.1i IP更新1的发行说明和已知问题(9.1i_IP1)-Altera-Intel社区-FPGA CPLD-ChipDebug

Virtex-4 / 2Pro Aurora v2.6 – 9.1i IP更新1的发行说明和已知问题(9.1i_IP1)

问题描述

本发行说明和已知问题答复记录适用于9.1 IP1中发布的Virtex-4 / -II Pro Aurora v2.6,包含以下信息:

– 新功能

– 已知的问题

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅(Xilinx答复24307)

解决/修复方法

新功能

– 更新了ISE 9.1i

– 文件名和模块名称附加核心名称,以便可以生成多个核心

– 修改make_aurora.pl脚本以在Windows平台上运行

– TX_LOCK和RX_LOCK信号输出到顶层模块,方便调试

已知的问题

– 避免将REFCLK用于多通道Virtex-II Pro X设计,因为MAP和PAR中的问题会阻止它们工作

– 在使用aurora_sample设计之前,请记住在“aurora_sample.ucf”文件中设置引脚约束

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