9.1i布局规划编辑器/ PACE – 在放置期间，差分对不被视为成对-Altera-Intel社区-FPGA CPLD-ChipDebug

评分

9.1i布局规划编辑器/ PACE – 在放置期间，差分对不被视为成对

等级-LV1-ChipDebug

6年前发布

10

问题描述

当我从带有标记的差分对的CSV导入I / O时，PACE和Floorplan Editor不会将它们视为成对。这个问题什么时候解决？

解决/修复方法

要解决此问题，请分别放置差分引脚。

此问题已在最新的9.1i Service Pack中修复，可在以下位置获得：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

FPGA FPGA-CPLD SoCs xilinx 赛灵思

评分

欢迎为Ta评分