LogiCORE系统监视器向导v1.0  – 系统监视器向导的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE系统监视器向导v1.0 – 系统监视器向导的发行说明和已知问题

问题描述

本发行说明适用于9.1i IP Update 1中发布的系统监视器向导v1.0,包含以下内容:

– 一般信息

– 新功能

– Bug修复

– 已知的问题

解决/修复方法

一般信息

System Monitor Wizard v1.0支持Virtex-5系列。该向导可用于自定义I / O端口使用情况,用户警报和阈值以及通道序列发生器。有关这些功能的更多信息,请参阅“系统监视器用户指南”,可从以下位置访问:

http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=Publications/FPGA+Device+Families/Virtex-5

v1.0中的新功能

这是系统监视器向导的第一个版本。该向导的开发旨在帮助您自定义System Monitor原语。

v1.0中的错误修复

这是一个新的核心,没有错误修复。

已知的问题

1系统监视器的预期功能规定如果使用“事件模式时序”,则无法使用ACQ位增加采集时间。在事件定时模式下,您可以使用CONVST或CONVSTCLK启动转换周期,如果需要,可以更好地控制采集时间。也无法在频道音序器中使用事件模式时序。

如果选择“事件模式时序”并且在启动时选择“使用通道序列器”模式,则系统监视器向导v1.0中存在已知问题,然后将时序模式正确更改为“使用连续模式”。但是,“增加采集时间”复选框仍然显示为灰色。要解决此问题,请关闭向导并重新打开,然后在计时模式之前选择启动通道选择。

2在Linux平台上,“增加采集时间”复选框在选中时变为红色(这是GUI问题)。

在Linux平台上,如果选择“增加采集时间”,随后选择并取消选择“启用DCLK”,则GUI中的某些文本将变为红色且时钟分频器值不正确。要将其重置为正确的值,请取消选择并重新选择增加采集时间。

3在所有平台上,对于某些DCLK和ADC转换速率,向导会生成以下警告:

“警告:sim:192 – Xco参数在重新定制期间从X更改为Y.”

时钟分频比必须大于8。 DCLK可以在1-250MHz的范围内,并且ADC转换速率(kSPS)可以在20-200kSPS的范围内。时钟分频比= DCLK /(26 * ADC转换率)。请注意,如果选中增加采集时间,则必须用32替换26。

向导当前正在产生错误警告,指示分频器值不正确,并将DCLK和ADC转换速率重置为默认值。要解决此问题,请执行以下操作:

1.手动执行计算。

2.将配置寄存器2(通过更改INIT_42参数将@ addr 42h)更改为向导创建的“.vhd”或“.v”文件中的所需值。

3.使用“.vhd”或“.v”文件(而不是“.xco”文件)的内容在设计中实例化SYSMON。

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4系统监视器向导生成的HDL代码不包含SIM_MONITOR_FILE属性的占位符。 SIM_MONITOR_FILE用于在仿真中提供仿真激励。要解决此问题,请使用“.vhd”或“.v”文件(而不是“.xco”文件)的内容在设计中实例化SYSMON,并手动更改SIM_MONITOR_FILE值。

5在系统监视器向导GUI中,如果选择了VN和VP引脚,则会出现一个已知问题,即输出引脚保持与接地文件接地。

要解决此问题,请使用“.vhd”或“.v”文件(而不是“.xco”文件)的内容在设计中实例化SYSMON,并手动更改代码以将VP和VN端口添加到端口在“.vhd”或“.v”文件的顶层。

6. 11.3 CoreGEN中的FPGA功能和设计列表中缺少系统监视器向导。请参阅Xilinx 答复记录#3349

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