LogiCORE RapidIO v3.1 Rev 2物理层 – 无法将核心网表加载到PlanAhead中-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE RapidIO v3.1 Rev 2物理层 – 无法将核心网表加载到PlanAhead中

问题描述

使用NGC2EDIF将RapidIO v3.1物理层NGC文件转换为EDIF格式时,会生成无效的EDIF语法。因此,核心无法加载到PlanAhead中。 PlanAhead错误输出格式错误消息。

解决/修复方法

问题是由Serial RapidIO网表引起的,需要在核心源代码中进行纠正。

此问题将在Serial RapidIO v4.1版本中修复,预计将于2007年2月发布。

如果您需要尽快解决此问题,请联系Xilinx技术支持:

www.xilinx.com

或:

http://www.xilinx.com/support/techsup/tappinfo.htm

请提供v3.1 Core中的三个XCO文件。

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