10.1时序 –  PAR和时序报告之间的时序错误数量不同-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序 – PAR和时序报告之间的时序错误数量不同

问题描述

在时间报告中,标题部分中的数字与PAR报告中的数字相匹配。但是,定时错误的数量(即以twr报告的关键定时路径)与其标题部分中的数字不匹配。

解决/修复方法

定时错误的标题部分中的数字表示计算目标路径号的结果。

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