问题描述
CORE Generator的答复记录包含IP-DSP 9.1i IP Update 2和9.1i Update 3中解决的新问题和已知问题，包含以下内容：
– 新功能
– Bug修复
– 已知的问题
有关安装说明和设计工具的要求，请参阅（Xilinx答复24226） 。
解决/修复方法
9.1i IP Update 2中的新功能
IP Update 2增加了对9.1i IP Update 1中列出的所有内核的Spartan-3A DSP器件的支持。
9.1i IP Update 1中的新功能
LogiCORE快速傅里叶变换（xFFT）v4.1
快速傅里叶变换LogiCORE提供多种配置，允许您在需要更高资源利用率的高吞吐量配置和更低经济性的低吞吐量实施之间进行权衡，并相应降低资源需求。
v4.1中的新功能
– 没有
v4.1中的错误修复
– CR430617：使用BFP时Radix-2-Lite架构数据不匹配
– CR430722：使用52×18复数乘法器配置时输出数据不匹配
– CR430131：具有自然顺序输出的突发I / O解决方案的时序图具有误导性
– CR430302：FFT v4.0数据表有一些不正确的性能和资源利用率数据
– CR429986：数据表中的小错误
– CR429769：生成核心时报告异常
LogiCORE FIR编译器v3.0
v3.0中的新功能
– 为ISE 9.1i添加了支持。
– 最大通道数增加到64。
– 系数集的最大数量增加到256。
– 支持重载多个系数集。
– 最大整数速率变化增加到64。
– 现在支持分数率变化达到64/63。
– 在使用奇数个系数的偶数速率进行插值时利用对称性，从而降低资源利用率。
修复了v3.0中的错误
– CR 424680：未能生成抽取半带滤波器
– CR 426435：列间管道使用SRL16
LogiCORE乘法器发生器v10.0
v10.0中的新功能
– 没有
v10.0中的错误修复
– CR416215：Virtex-2，Spartan-3，Spartan-3E对称混合器的最佳延迟不正确
– CR416222：基于DSP48的乘法器可以使用更少的片段
– CR416229：CCM为B = 2 ^ 64-1生成不正确的VHDL
– CR416277：Multiplier v9.0的非调试模型中的异常
– CR416315：具有全1的CCM作为常量无法生成
– CR419960：具有奇数操作数宽度的LUT mults性能降低
– CR427806：Virtex-5 18×18乘法器的数据手册中缺少LUT / FF资源数据
– CR433300：乘法器发生器v9.0 – 不使用DSP48 Slice
LogiCORE Turbo解码器3GPP2 v2.1
v2.1中的新功能
– 为Virtex-4和Virtex-5器件增加了支持。
– 增加了对cdma2000高速分组数据空中接口规范，“3GPP2 C.S0024-B V1.0”和“3GPP2 C.S0024-A V2.0”的支持。
– ISE 9.1i支持。
– 支持的输入整数和内部度量整数位宽度增加2位，支持增加的动态范围。
v2.1中的错误修复
– 没有
LogiCORE Turbo编码器3GPP2 v2.0
v2.0中的新功能
– 实现3GPP2 C.S0024-B规定的块大小。
修复v2.0中的错误
– 没有
LogiCORE Turbo编码器（CTC）802.16e v2.1
v2.1中的新功能
– 没有
修复v2.0中的错误
– CR 232447：备用数据对的切换不正确。
– 症状：PAR_Y2和PAR_W2输出上的数据不正确。改变核心以符合IEEE P802.16的修正案Cor1 / D5，其修改了ODD交织器地址上的备用数据对的切换。
– CR 234370：RFFD输出的时序不正确。
– 症状：如果在核心置位RFFD后第一个有效时钟沿上FD_IN被采样为高电平，则PAR_Y2和PAR_W2输出将出错，并且系统输出中的任何一个或两个的最后一位出错。发生这种情况是因为核心过早地将RFFD置为一个时钟。
v2.1中的错误修复
v2.0 rev1中提供的以下错误修复已在此版本中进行了修订：
– CR 427689 – 即使存在完整许可证，也会启用与评估模式关联的硬件超时。
9.1i IP Update 1中的已知问题
LogiCORE快速傅里叶变换（xFFT）v4.1
– 为什么FIR编译器，浮点运算符和快速傅里叶变换在尝试在Solaris上进行自定义时会出错？请参阅（Xilinx答复24317） 。
– 为什么快速傅里叶变换核心需要很长时间才能产生？请参阅（Xilinx答复24318） 。
– 当针对Virtex-II / -II Pro，Spartan-3 / E / A时，为什么乘数使用总是为零？请参阅（Xilinx答复24437） 。
– 当我使用Radix-2 Lite实现时，为什么我的结果不正确？使用块浮点选项？请参阅（Xilinx答复24463） 。
LogiCORE FIR编译器v3.0
– 当我的系数是对称的时，我不能使用多列支持。请参阅（Xilinx答复22936） 。
– 用于从Xilinx DA FIR和MAC FIR滤波器的浮点系数转换为定点系数的信息。请参阅（Xilinx答复5366） 。
– 在GUI中，报告COE文件中的无效参数的错误以不同的基本格式显示。请参阅（Xilinx答复14202） 。
– 为什么FIR编译器，浮点运算符和快速傅里叶变换在尝试在Solaris上进行自定义时会出错？请参阅（Xilinx答复24317） 。
– 分布式算术过滤器架构：
– COR FIR生成器内存消耗问题发生在DA FIR上。见（Xilinx答复18663） 。
– 半带输出宽度行为模型与网表输出宽度不匹配。请参阅（Xilinx答复21414） 。
– 插值半波段无法检查系数中的零。请参阅（Xilinx答复20840） 。
– 为Virtex-4和Virtex-5以外的所有器件提供乘法累加器滤波器架构：
– 为什么我的单速率MAC FIR滤波器无法生成，给我一个空的或丢失的网表和“ERROR：sim – NgdBuild：153”或“ERROR：NgdBuild：604”？请参阅（Xilinx答复22706） 。
– 有关在同一项目中支持具有不同COE文件的多个MAC FIR的信息。请参阅（Xilinx答复16433） 。
– 反标注Verilog仿真导致内存冲突错误。请参阅（Xilinx答复16106） 。
– 以错误格式报告的COE错误。请参阅（Xilinx答复14202） 。
– 某些位宽无法允许核心实现。请参阅（Xilinx答复20307） 。
LogiCORE乘法器发生器v10.0
– 当我不使用任何流水线时，为什么我的基于Virtex-5 LUT的乘法器在MAP后仿真，后PAR仿真和硬件中给出不正确的输出结果？请参阅（Xilinx答复23705） 。
– 如何动态控制A端口输入的符号，或者为什么我不能再使用a_signed输入来控制A数据输入的符号？请参阅（Xilinx答复23599） 。
– 为什么我不能在我的乘数上添加握手信号？请参阅（Xilinx答复23598） 。
– 如何使用异步清除生成乘数？请参阅（Xilinx答复23600） 。
现有IP中的已知问题
LogiCORE添加Sub v7.0
– 为什么我的输出结果比预期结果少？请参阅（Xilinx答复23933） 。
LogiCORE CIC v3.0
– 对于使用数据输入的完整动态位范围的输入，CIC Filter v3.0表现出溢出。请参阅（Xilinx答复12480） 。
– CIC Filter v3.0重置。请参阅（Xilinx答复20187） 。
– CIC Filter v3.0输入和输出日期格式。请参阅（Xilinx答复17210） 。
LogiCORE Complex Multiplier v2.1
– Spartan-3E支持复数乘法器。请参阅（Xilinx答复21467） 。
LogiCORE CORDIC v3.0
– 当输出宽度大于12位时，输出不会改变。请参阅（Xilinx答复20371） 。
– LogiCORE CORDIC v3.0 – 为什么在处理数据之前断言ND信号后，CORDIC平方根模式的行为仿真需要四个额外的时钟？请参阅（Xilinx答复23934） 。
LogiCORE分布式算术FIR（DA FIR）滤波器v9.0
– COR FIR生成器内存消耗问题发生在DA FIR上。见（Xilinx答复18663） 。
– 半带输出宽度行为模型与网表输出宽度不匹配。请参阅（Xilinx答复21414） 。
– 插值半波段无法检查系数中的零。请参阅（Xilinx答复20840） 。
– 用于从Xilinx DA FIR和MAC FIR滤波器的浮点系数转换为定点系数的信息。请参阅（Xilinx答复5366） 。
– 在GUI中，报告COE文件中的无效参数的错误以不同的基本格式显示。请参阅（Xilinx答复14202） 。
LogiCORE数字下变频器（DDC）
– 用于从Xilinx DA FIR和MAC FIR滤波器的浮点系数转换为定点系数的信息。请参阅（Xilinx答复5366） 。
– 在GUI中，报告COE文件中的无效参数的错误以不同的基本格式显示。请参阅（Xilinx答复14202） 。
LogiCORE DDS编译器v1.1
– 使用结构仿真模型时，为什么行为仿真输出不正确？请参阅（Xilinx答复24316） 。
– 为什么DDS CORE Generator GUI上的输出始终显示为32位宽？请参阅（Xilinx答复24410） 。
– 为什么DDSSchematic符号上的输出始终显示为32位宽？请参阅（Xilinx答复24412） 。
LogiCORE 1024-pt FFTv1.0
– FFT / IFFT数据手册中的Block RAM配置与硬件配置不匹配。请参阅（Xilinx答复15311） 。
LogiCORE 16-pt FFT v2.0
– 16点Virtex FFT的切片利用率大于64点FFT的切片利用率。请参阅（Xilinx答复8765） 。
LogiCORE 256-pt FFT v2.0
– Virtex-II器件的FFT会导致PAR警告和错误。请参阅（Xilinx答复13173） 。
LogiCORE 32-pt FFT v1.0
– Verilog模型不适用于FFT Core。请参阅（Xilinx答复11155） 。
LogiCORE 64-pt FFT v2.0
– 在64点FFT v2.0中，RESULT信号未正确复位。请参阅（Xilinx答复15383） 。
LogiCORE FFT
– 仿真所有固定网表FFT（64,256,1024）内核生成许多警告。请参阅（Xilinx答复14861） 。
– 有关固定网表FFT（64,256,1024）的输出连接的信息在对RAM X的写操作（TMS配置）期间的内核。请参阅（Xilinx答复9288） 。
LogiCORE快速傅里叶变换（xFFT）v3.2 /补丁1
– 大FFT点大小生成时间。请参阅（Xilinx答复21988） 。
– 某些位宽无法允许核心实现。请参阅（Xilinx答复20307） 。
– 多周期复位后的第一帧可能被错误地标记为有效。请参阅（Xilinx答复24436） 。
LogiCORE浮点运算符v3.0
– 为什么我没有看到浮点运算符函数的资源估算图？请参阅（Xilinx答复24039） 。
– 当我尝试在Solaris上自定义FIR编译器，浮点运算符和快速傅里叶变换时，为什么会出错？请参阅（Xilinx答复24317） 。
LogiCORE MAC v4.0
– Virtex-4最大循环次数。请参阅（Xilinx答复21511） 。
– 当我将Multiply Accumulate v4.0 Core设置为具有宽输入（例如，24×16）并使用低于全精度的输出时，为什么在仿真期间我的核心输出没有活动？请参阅（Xilinx答复24096） 。
LogiCORE MAC FIR v5.1
– 有关在同一项目中支持具有不同COE文件的多个MAC FIR的信息。请参阅（Xilinx答复16433） 。
– 反标注Verilog仿真导致内存冲突错误。请参阅（Xilinx答复16106） 。
– 以错误格式报告的COE错误。请参阅（Xilinx答复14202） 。
– 某些位宽无法允许核心实现。请参阅（Xilinx答复20307） 。
– 用于从Xilinx DA FIR和MAC FIR滤波器的浮点系数转换为定点系数的信息。请参阅（Xilinx答复5366） 。
– 在GUI中，报告COE文件中的无效参数的错误以不同的基本格式显示。请参阅（Xilinx答复14202） 。
LogiCORE Pipelined Divider v3.0
– 如何执行Verilog行为仿真？请参阅（Xilinx答复20615） 。
基于LogiCORE RAM的移位寄存器v9.0
– 大型基于RAM的移位寄存器无法生成。请参阅（Xilinx答复21410） 。
– 当针对Virtex或Spartan-II时，为什么基于LogiCORE RAM的移位寄存器v9.0几乎比基于LogiCORE RAM的移位寄存器v8.0大10倍？请参阅（Xilinx答复23696） 。
LogiCORE Turbo产品代码编码器和解码器（TPC）
– 如何使用XST进行TPC编译，而不会产生MAP Pack错误：“错误：打包：679”？请参阅（Xilinx答复22258） 。
– 为什么需要对要更改的代码应用重置？请参阅（Xilinx答复24298） 。
– 为什么输出FIFO为空后，OutputRDY信号在6个时钟周期内保持高电平？请参阅（Xilinx答复24299） 。
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