描述
关键词：XVHDL、元、宏、馈通
紧迫性：标准
一般描述：
当XC9500设计包含一个XVHDL（Meta MAMOR）宏和
宏CONATIN通过信号（输出端口直接）
由输入端口驱动，fitter（HITOP）发出ND14。
警告，指示通过网不被驱动，
正在被移除。结果实现是逻辑上的。
不正确。
解决方案
一
在宏的VHDL文件中，定义要传递的中间信号。
受影响的输入通过。将输入端口分配给新的
信号并更改输出端口的分配以引用
内部信号，而不是直接输入端口。宣布
在信号上的“元”属性“临界”如下：
虚属性：信号是真的；
您还需要声明Meta MAMROL库并使用
在VHDL文件顶部的Meta属性包。这个
将在输出和输入之间插入一个缓冲区。
宏网表中的输出端口，避免了安装程序
缺陷。
例如：
库元；
使用Meta。
实体测试
端口（
IN1:在STDYLogic中；
OUT1:OUT STDY逻辑
；
结束测试；
测试的体系结构
信号哑铃：STDYLogic；
虚属性：信号是真的；
开始
哑& lt＝IN1；
Out1和lt；
终末弓形；
二
此解决方案适用于顶层设计也是
XVHDL（Meta MAMOR）设计。如果宏的源设计是
包含在与顶层实体相同的文件中
实例化宏，您可以指示Meta MAMOR使其变平。
层次结构，避免了问题。在顶层
体系结构，在宏的组件声明之后，包括
Meta MAMOR属性“unGROUP”如下：
属性不分组：布尔；
MyAcro的属性不分组：分量是真的；
此属性不需要Meta MAMROL库。不
需要进一步修改用户设计，使
这是一种不那么干扰的工作方式。非群体的使用
属性在在线Meta Maor用户指南中进行了描述。
帮助。
例如：
实体VHDLMAC是
端口（IN1）：在STDYLogic中；
OUT1：输出STDYLogic）；
结束VHDLMAC；
VHDLMAC的体系结构
开始
OUT1和LIN= IN1；
末尾；
实体顶层是
端口（A）：在STDYLogic中；
X：输出STDYLogic；
末梢水平；
Top-Lead的体系结构
组件VHDLMAC端口
IN1:在STDYLogic中；
OUT1：输出STDYLogic）；
端部元件；
属性不分组：布尔；
VHDLMAC的属性不分组：组件是真的；
开始
U1: VHDLMAC MAC端口映射表
IN1= & A；
Out1= & gt；x）；
端部结构；
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