CPLD XC9500 \ XL \ XV \ CoolRunner \ -II  –  CPLD可以运行的最大频率是多少?-Altera-Intel社区-FPGA CPLD-ChipDebug

CPLD XC9500 \ XL \ XV \ CoolRunner \ -II – CPLD可以运行的最大频率是多少?

问题描述

在器件数据手册中,有许多时序参数(例如,FTOGGLE,FSYSTEM,FEXT)。

您如何使用此信息确定CPLD可以运行的最大频率?

解决/修复方法

为了确保特定设计能够满足时序要求,强烈建议设计人员进行后拟合时序分析。约束文件应包含句点,偏移量和偏移量约束。

数据表中的规格适用于特定元件。

FTOGGLE是T-Flip Flop可以可靠切换的最大时钟频率。

FSYSTEM1(1 / TCYCLE)是一个器件的内部工作频率,该器件完全由一个16位计数器填充,每个p-term一个

当FSYSTEM2通过OR数组时,宏单元。

FEXT1(1 / TSU1 + TCO)是使用一个p项的最大外部频率,而FEXT2是通过OR阵列。

对于特定设计,您需要知道逻辑电平和提高逻辑电平的组件以确定最大频率。

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