LogiCORE以太网1000BASE-X PCS / PMA或SGMII v8.0 – Virtex-5 SGMII Verilog示例设计包装中使用的信号名称不正确

问题描述

对于Virtex-5 LXT Verilog SGMII设计，必须在“<component_name> _block.v”示例设计包装器文件中更正拼写错误。如果使用VHDL，这不是问题。

解决/修复方法

可以在“<component_name> \ example_design”目录中找到文件“<component_name> _block.v”。

这是“sgmii_adapt”模块实例化中的当前代码：

.speed_is_10_100（speed0_is_10_100_reg），

.speed_is_100（speed0_is_100_reg）

这应该改为：

.speed_is_10_100（speed0_is_10_100），

.speed_is_100（speed0_is_100）

也就是说，删除“_reg”。

这将在计划在9.1i IPUpdate1中发布的核心版本8.1中修复，该版本计划于2007年2月发布。