基础F1.X,定时仿真器:相同的总线名称与不同的索引给出了“X”的输出-Xilinx-AMD社区-FPGA CPLD-ChipDebug

基础F1.X,定时仿真器:相同的总线名称与不同的索引给出了“X”的输出

描述

关键词:逻辑仿真器,未知,标签

紧迫性:标准

一般描述:

当一个标签用于一个索引总线(例如15:8)的输入总线和另一组索引(例如7:0)的输出总线时,定时仿真器不区分两个总线。结果是输入总线的X输出。通常,唯一可以选择用于仿真的信号是15:0的总线作为输出。

解决方案

例如,假设一个设计包含一个输入总线
MyiBux[15:8]和一个不相关的输出总线称为MyAuthBoo[7:0]。
虽然这是真正的2个独立和独特的总线,他们
在时序仿真中不会有区别。你
将只能选择一个名为MyiBux[15:0]的总线。
这辆总线将是唯一的输出。

目前,解决这个问题的唯一办法是说出2。
巴士不同,即MyiBuas[15:8]和MyBubs[7:0]。

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