8.2i Simprim – Verilog Simprim模型IODELAY的输出不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

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8.2i Simprim – Verilog Simprim模型IODELAY的输出不正确

等级-LV1-ChipDebug

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问题描述

Verilog Simprim模型IODELAY的输出不正确，导致SPI-4.2内核失败。

解决/修复方法

请通过以下网址与Xilinx技术支持一起打开WebCase： http ： //www.xilinx.com/support/clearexpress/websupport.htm以获得此问题的解决方案。

此问题已在ISE 9.1i中修复

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