LogiCORE XAUI – Verilog示例设计包装器文件包含Synplify和其他第三方综合工具无法读取的XST特定综合约束

问题描述

XAUI示例设计包装器文件仅使用XST进行测试;它们未经过Synplify或其他第三方综合工具测试。 XAUI Verilog示例设计包装器文件包含Synplify和其他第三方综合工具无法读取的XST特定综合约束。

在v6.2及更早版本中，Virtex-4 GT11属性未被第三方综合工具选取，这导致MGT在硬件中无法正常运行。在v7.0或更高版本的核心中生成Virtex-2 Pro，Virtex-5或Virtex-4时，约束仅用于时序仿真，不影响硬件行为，不影响VHDL示例设计包装文件。下面列出了综合约束的描述。

解决/修复方法

在XAUI v6.2及更早版本中，Virtex-4 GT11属性通过XST特定的综合约束传递：

//综合属性

其他综合工具（特别是Synplify）无法获得这些约束。目前提供的仿真实际上有defparam属性，但它们围绕这些属性具有以下属性，因此，综合工具不会获取这些defparams：

// synopsys translate_off

// synopsys translate_on

删除所有translate_off和translate_on行允许综合工具读取这些defparams;它们位于以下两个文件中：

– Transceivers.v：每个GT11的defparams有四组。

– Xaui_v6_2_top.v：它们放在defparams周围：

defparam gt11clk_mgt_i.SYNCLK1OUTEN =“ENABLE”;

defparam gt11clk_mgt_i.SYNCLK2OUTEN =“禁用”;

在XAUI v7.0及更高版本中，从示例设计包装器文件中删除了translate_off和translate_on综合指令，这不再是一个问题。

Virtex II-Pro，Virtex-4和Virtex-5的示例设计包装器包含仅由XST拾取的ASYNC_REG约束。该约束仅影响时序仿真;它在时序仿真期间禁用“X”传播。如果发生时间违规，则先前的值将保留在输出中，而不是变为未知。如果使用XST以外的综合工具，则可以将这些约束移动到UCF。